公开(公告)号：KR20200140395A

公开(公告)日：2020-12-15

申请号：KR20207034869

申请日：2016-12-31

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  NEIGER GILBERT ,  RANGANATHAN NARAYAN ,  VAN DOREN STEPHEN R ,  NUZMAN JOSEPH ,  MCDONNELL NIALL D ,  O'HANLON MICHAEL A ,  MOSUR LOKPRAVEEN B ,  DRYSDALE TRACY GARRETT ,  NURVITADHI ERIKO ,  MISHRA ASIT K ,  VENKATESH GANESH ,  MARR DEBORAH T ,  CARTER NICHOLAS P ,  PEARCE JONATHAN D ,  GROCHOWSKI EDWARD T ,  GRECO RICHARD J ,  VALENTINE ROBERT ,  CORBAL JESUS ,  FLETCHER THOMAS D ,  BRADFORD DENNIS R ,  MANLEY DWIGHT P ,  CHARNEY MARK J ,  COOK JEFFREY J ,  CAPRIOLI PAUL ,  YAMADA KOICHI ,  GLOSSOP KENT D ,  SHEFFIELD DAVID B

IPC: G06F9/48 ,  G06F9/38

Abstract: 이종컴퓨팅을위한시스템들, 방법들, 및장치들의실시예들이설명된다. 일부실시예들에서, 하드웨어이종스케줄러는복수의이종처리요소들중 하나이상의이종처리요소상에서의실행을위해명령어들을디스패치하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소에의해처리될코드조각에대응하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소중의적어도하나의이종처리요소에대한고유명령어들이다.

公开(公告)号：JP2013080490A

公开(公告)日：2013-05-02

申请号：JP2012261129

申请日：2012-11-29

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： HUGHES CHRISTOPHER ,  CHEN YEAN-KUANG ,  BOMB MAYANK ,  BRANDT JASON W ,  BUXTON MARK J ,  CHARNEY MARK J ,  CHENNUPATY SRINIVAS ,  CORBAL JESUS ,  DIXON MARTIN G ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI SAITO ,  LACHNER PETER ,  NEIGER GILBERT ,  NEWBURN CHRIS J ,  PARTHASARATHY RAJESH S ,  TOLL BRET L ,  VALENTINE ROBERT ,  WIEDEMEIER JEFFREY G

IPC: G06F9/30 ,  G06F9/48 ,  G06F11/28 ,  G06F12/10 ,  G06F17/16

CPC classification number: G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/30109 ,  G06F9/3865

Abstract: PROBLEM TO BE SOLVED: To provide a processor which reduces overhead in gathering and scattering multiple data elements.SOLUTION: Efficient data transfer operations can be achieved by: decoding by a processor device 140, 160, a single instruction specifying a transfer operation for a plurality of data elements between a first storage location and a second storage location; issuing the single instruction for execution by an operation execution unit in the processor; detecting occurrence of an exception during execution of the single instruction; and, in response to the exception, delivering pending traps or interrupts to an exception handler prior to delivering the exception.

Abstract translation: 要解决的问题：提供一种减少收集和散射多个数据元素的开销的处理器。 解决方案：可以通过以下方式来实现有效的数据传送操作：由处理器设备140,160解码指定在第一存储位置和第二存储位置之间的多个数据元素的传送操作的单个指令; 发出由处理器中的操作执行单元执行的单个指令; 在单个指令的执行期间检测异常的发生; 并且响应于异常，在传递异常之前将异常陷阱或中断传递给异常处理程序。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP2011134318A

公开(公告)日：2011-07-07

申请号：JP2010273399

申请日：2010-12-08

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： HUGHES CHRISTOPHER ,  CHEN YEAN-KUANG ,  BOMB MAYANK ,  BRANDT JASON W ,  BUXTON MARK J ,  CHARNEY MARK J ,  CHENNUPATY SRINIVAS ,  CORBAL JESUS ,  DIXON MARTIN G ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI SAITO ,  LACHNER PETER ,  NEIGER GILBERT ,  NEWBURN CHRIS J ,  PARTHASARATHY RAJESH S ,  TOLL BRET L ,  VALENTINE ROBERT ,  WIEDEMEIER JEFFREY G

IPC: G06F9/30 ,  G06F9/48 ,  G06F12/08 ,  G06F15/80

CPC classification number: G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/30109 ,  G06F9/3865

Abstract: PROBLEM TO BE SOLVED: To achieve to gather and scatter multiple data elements.
SOLUTION: Efficient data transfer processing can be achieved by: a step of decoding by a processor device, a single instruction specifying transfer processing for a plurality of data elements between a first storage area and a second storage area; a step of issuing the single instruction for execution by an execution unit in the processor; a step of detecting the occurrence of an exception during execution of the single instruction; and in response to the exception, a step of delivering pending traps or interrupts to an exception handler before delivering the exception.
COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：实现收集和分散多个数据元素。 解决方案：可以通过以下步骤来实现有效的数据传送处理：由处理器设备解码的步骤，指定在第一存储区域和第二存储区域之间的多个数据元素的传送处理的单个指令; 发出处理器中由执行单元执行的单个指令的步骤; 在单个指令的执行期间检测异常的发生的步骤; 并且响应于异常，在传递异常之前，将异常陷阱或中断传递到异常处理程序的步骤。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：WO2012087548A3

公开(公告)日：2012-08-16

申请号：PCT/US2011063307

申请日：2011-12-05

Applicant: INTEL CORP ,  HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CHEN YEN-KUANG ,  CORBAL JESUS ,  FORSYTH ANDREW T ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI ,  VALENTINE ROBERT ,  WIEDEMEIER JEFFREY

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CHEN YEN-KUANG ,  CORBAL JESUS ,  FORSYTH ANDREW T ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI ,  VALENTINE ROBERT ,  WIEDEMEIER JEFFREY

IPC: G06F9/30

CPC classification number: G06F9/30036 ,  G06F9/30018 ,  G06F9/30021 ,  G06F9/30032 ,  G06F9/30043 ,  G06F9/3838

Abstract: A processing core implemented on a semiconductor chip is described having first execution unit logic circuitry that includes first comparison circuitry to compare each element in a first input vector against every element of a second input vector. The processing core also has second execution logic circuitry that includes second comparison circuitry to compare a first input value against every data element of an input vector.

Abstract translation: 描述了在半导体芯片上实现的处理核心，其具有包括第一比较电路的第一执行单元逻辑电路，以将第一输入向量中的每个元素与第二输入向量的每个元素进行比较。 处理核心还具有第二执行逻辑电路，其包括第二比较电路，用于将第一输入值与输入向量的每个数据元素进行比较。

公开(公告)号：EP3238034A4

公开(公告)日：2018-07-11

申请号：EP15874010

申请日：2015-11-24

Applicant: INTEL CORP

Inventor： CORBAL SAN ADRIAN JESUS ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ESPASA ROGER ,  SOLE GUILLEM ,  FERNANDEZ MANEL ,  HICKMAN BRIAN

IPC: G06F9/30 ,  G06F7/487

CPC classification number: G06F9/3013 ,  G06F9/3001 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/30185

Abstract: In one embodiment of the invention, a processor device including a storage location configured to store a set of source packed-data operands, each of the operands having a plurality of packed-data elements that are positive or negative according to an immediate bit value within one of the operands. The processor also including: a decoder to decode an instruction requiring an input of a plurality of source operands, and an execution unit to receive the decoded instructions and to generate a result that is a product of the source operands. In one embodiment, the result is stored back into one of the source operands or the result is stored into an operand that is independent of the source operands.

公开(公告)号：EP3238033A4

公开(公告)日：2018-07-11

申请号：EP15874009

申请日：2015-11-24

Applicant: INTEL CORP

Inventor： CORBAL SAN ADRIAN JESUS ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ESPASA ROGER ,  SOLE GUILLEM ,  FERNANDEZ MANEL ,  HICKMANN BRIAN J

IPC: G06F9/30 ,  G06F7/485

CPC classification number: G06F9/30196 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30167 ,  G06F9/30185

Abstract: In one embodiment of the invention, a processor including a storage location configured to store a set of source packed-data operands, each of the operands having a plurality of packed-data elements that are positive or negative according to an immediate bit value within one of the operands. The processor also including: a decoder to decode an instruction requiring an input of a plurality of source operands, and an execution unit to receive the decoded instructions and to generate a result that is a sum of the source operands. In one embodiment, the result is stored back into one of the source operands or the result is stored into an operand that is independent of the source operands.

公开(公告)号：DE102018126331A1

公开(公告)日：2019-05-29

申请号：DE102018126331

申请日：2018-10-23

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  CHARNEY MARK J ,  SADE RAANAN ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CORBAL JESUS

IPC: G06F9/30

Abstract: Durchführungen, die im Vorliegenden im Einzelnen erörtert sind, enthielten, jedoch ohne darauf beschränkt zu sein, eine Vorrichtung mit einer Befehlsausführungsschaltung zur Ausführung eines decodierten Befehls, der wenigstens einen Operanden aufweist, unter Nutzung von halbpräzisen Gleitkommadaten, und einem Register zum Speichern von Steuerinformationen über den mindestens einen Operanden, unter Nutzung von halbpräzisen Gleitkommadaten, wobei die Steuerinformationen dazu dienen, zu diktieren, wenn unterlaufende Operationen einer Ausführung des Befehls auf Null zu entleeren sind, und wenn denormale Eingaben des Befehls auf Null zu setzen sind.

公开(公告)号：DE102018006737A1

公开(公告)日：2019-04-11

申请号：DE102018006737

申请日：2018-08-24

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  CHARNEY MARK J ,  CORBAL JESUS ,  MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  YANG BINWEI

IPC: G06F9/38

Abstract: Eine Einrichtung und ein Verfahren zum Durchführen von dualen gleichzeitigen Multiplikationen von gepackten Datenelementen. Eine Ausführungsform eines Prozessors umfasst beispielsweise: einen Decodierer zum Decodieren eines ersten Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten Bytedatenelementen; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten Bytedatenelementen; eine Ausführungsschaltungsanordnung zum Ausführen des decodierten Befehls, wobei die Ausführungsschaltungsanordnung Folgendes umfasst: eine Multipliziererschaltungsanordnung zum gleichzeitigen Multiplizieren jedes der gepackten Bytedatenelemente der ersten Vielzahl mit einem entsprechenden gepackten Bytedatenelement der zweiten Vielzahl zum Erzeugen von mehreren Produkten; eine Addiererschaltungsanordnung zum Addieren angegebener Sätze der Produkte zum Erzeugen von temporären Ergebnissen für jeden Satz von Produkten; Nullerweiterungs- oder Vorzeichenerweiterungsschaltungsanordnung zum Nullerweitern oder Vorzeichenerweitern der temporären Ergebnisse für jeden Satz zum Erzeugen eines erweiterten temporären Ergebnisses für jeden Satz; eine Akkumulationsschaltungsanordnung zum Kombinieren von jedem der erweiterten temporären Ergebnisse mit einem in einem dritten Quellregister gespeicherten ausgewählten gepackten Datenwert zum Erzeugen von mehreren endgültigen Ergebnissen; und ein Zielregister zum Speichern der mehreren endgültigen Ergebnisse als mehrere gepackte Datenelemente in angegebenen Datenelementpositionen.

公开(公告)号：DE102018006807A1

公开(公告)日：2019-04-04

申请号：DE102018006807

申请日：2018-08-28

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CHARNEY MARK J ,  VALENTINE ROBERT ,  CORBAL JESUS ,  YANG BINWEI

IPC: G06F9/302

Abstract: Eine Einrichtung und ein Verfahren zum Durchführen von dualen gleichzeitigen Multiplikationen von gepackten Datenelementen. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: einen Decodierer zum Decodieren eines ersten Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten Doppelwortdatenelementen; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten Doppelwortdatenelementen; und eine Ausführungsschaltung zum Ausführen des decodierten Befehls, wobei die Ausführungsschaltung Folgendes umfasst: eine Multiplikatorschaltung zum Multiplizieren eines ersten Doppelwortdatenelements von dem ersten Quellregister mit einem zweiten Doppelwortdatenelement von dem zweiten Quellregister zum Erzeugen eines ersten Quadwordprodukts und zum gleichzeitigen Multiplizieren eines dritten Doppelwortdatenelements von dem ersten Quellregister mit einem vierten Doppelwortdatenelement von dem zweiten Quellregister zum Erzeugen eines zweiten Quadwordprodukts; und ein Zielregister zum Speichern des ersten Quadwordprodukts und des zweiten Quadwordprodukts als erstes und zweites gepacktes Quadworddatenelement.

公开(公告)号：DE102018006800A1

公开(公告)日：2019-04-04

申请号：DE102018006800

申请日：2018-08-28

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CORBAL JESUS ,  CHARNEY MARK J ,  VALENTINE ROBERT ,  YANG BINWEI

IPC: G06F9/38

Abstract: Eine Einrichtung und ein Verfahren zum Durchführen von Rechtsverschiebungsoperationen bei gepackten Quadword-Daten. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decodierer zum Decodieren eines Rechtsverschiebungsbefehls zum Erzeugen eines decodierten Rechtsverschiebungsbefehls; ein erstes Quellregister zum Speichern von mehreren gepackten Quadword-Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Rechtsverschiebungsbefehls, wobei die Ausführungsschaltung eine Verschiebungsschaltung zum Rechtsverschieben mindestens von ersten und zweiten gepackten Quadword-Datenelementen jeweils von ersten und zweiten gepackten Quadword-Datenelementorten in dem ersten Quellregister um einen Betrag, der in einem unmittelbaren Wert oder in einem Steuerwert in einem zweiten Quellregister spezifiziert ist, zum Erzeugen von ersten und zweiten nach rechts verschobenen Quadwords umfasst; wobei die Ausführungsschaltung die Auswahl von 16 höchstwertigen Bits der ersten und zweiten nach rechts verschobenen Quadwords veranlasst, die in die 16 niederwertigsten Bit-Regionen von jeweils ersten und zweiten Quadword-Datenelementorten eines Zielregisters zu schreiben sind; und das Zielregister die spezifizierte Gruppe der 16 höchstwertigen Bits der ersten und zweiten nach rechts verschobenen Quadwords speichert.