헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들의 웰 기반 집적
    1.
    发明公开
    헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들의 웰 기반 집적 审中-公开
    基于阱的异质外延n型和p型晶体管的集成

    公开(公告)号:KR20180021149A

    公开(公告)日:2018-02-28

    申请号:KR20187002466

    申请日:2015-06-26

    Applicant: INTEL CORP

    Abstract: 비-실리콘핀 구조체들이기판의웰 리세스에서결정질헤테로에피택셜웰 재료로부터연장한다. III-V 핀FET들이웰 리세스내의핀 구조체들상에형성될수 있으면서 IV족핀FET들이웰 리세스에인접한기판의지역에서형성된다. 웰재료는기판의시딩표면에웰 재료를커플링시키는격리재료를통과하는필러들을둘러싸는비정질격리재료에의해기판으로부터전기적으로격리될수 있고결정성장결함들을트랩핑할수 있다. 필러들은측방향에피택셜과도성장에의해웰-격리재료위로연장될수 있고웰 리세스는고품질의단결정으로채워진다. 웰재료는인접한기판지역들과평탄화될수 있다. n-형핀 구조체들이기판으로부터제작된 p-형핀 구조체들과연속하여웰 재료로부터, 또는제2 에피택셜웰로부터제작될수 있다.

    Abstract translation: 非硅鳍状结构从衬底的凹槽中的晶体异质外延材料延伸。 IV-pin FET形成在衬底与阱凹槽相邻的区域中,而III-V引脚FET可形成在阱凹槽中的引脚结构上。 阱材料可以通过围绕穿过将阱材料耦合到衬底的晶种表面的隔离材料的柱的非晶隔离材料而与衬底电隔离,并且可以捕获晶体生长缺陷。 填料可以通过横向外延过度生长而在良好隔离的材料上延伸,并且孔填充有高质量的单晶。 阱材料可以用相邻的衬底区域平坦化。 n型pin结构可以由阱材料或从第二外延阱与由衬底制造的p型pin结构串联。

    국한된 서브-핀 격리를 가지는 높은 전자 이동도 트랜지스터들
    2.
    发明公开
    국한된 서브-핀 격리를 가지는 높은 전자 이동도 트랜지스터들 审中-公开
    具有局部子引脚隔离的高电子迁移率晶体管

    公开(公告)号:KR20180020288A

    公开(公告)日:2018-02-27

    申请号:KR20187002245

    申请日:2015-06-26

    Applicant: INTEL CORP

    CPC classification number: H01L29/785 H01L29/0673 H01L29/66795

    Abstract: 기판위의서브-핀구조체로부터연장하는상승된핀 구조체를포함하는결정질헤테로구조체들. III-V 트랜지스터들과같은디바이스들은상승된핀 구조체들상에형성될수 있으면서실리콘-기반디바이스들(예를들어, 트랜지스터들)은실리콘기판의다른영역들내에형성될수 있다. 핀구조체의트랜지스터채널영역에국한되는(localized) 서브-핀격리재료는서브-핀을통하는소스-대-드레인누설을감소시켜서, 핀구조체의소스단부와드레인단부사이의전기적격리를개선시킬수 있다. 핀구조체를헤테로에피텍셜방식으로형성하는것에후속하여, 서브-핀의일부분이핀을언더컷하도록측방으로에칭될수 있다. 언더컷은서브-핀격리재료로다시채워진다. 게이트스택은핀 위에형성된다. 서브-핀격리재료의형성은자체-정렬된게이트스택대체프로세스내에통합될수 있다.

    Abstract translation: 包括从衬底上的子引脚结构延伸的升高的pin结构的结晶异质结构。 诸如III-V族晶体管的器件可以形成在凸起的引脚结构上,而硅基器件(例如晶体管)可以形成在硅衬底的不同区域中。 局部化到鳍结构的晶体管沟道区的子引脚隔离材料可减少通过子引脚的源漏泄漏,由此改善鳍结构的源端和漏端之间的电隔离。 在以异质外延方式形成鳍结构之后,可以横向刻蚀部分子鳍以底切鳍。 底切使用子引脚隔离材料重新填充。 栅极堆叠形成在鳍片上。 子引脚绝缘材料的形成可以集成到自对准栅极叠层替换工艺中。

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