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    대체 채널 FinFET들에서의 서브-핀 측벽 패시베이션
    1.
    发明公开
    대체 채널 FinFET들에서의 서브-핀 측벽 패시베이션 审中-公开
    替代通道FinFET中的子引脚侧壁钝化

    公开(公告)号：KR20180020261A

    公开(公告)日：2018-02-27

    申请号：KR20187002077

    申请日：2015-06-24

    Applicant: INTEL CORP

    Inventor： GLASS GLENN A ,  PANG YING ,  MURTHY ANAND S ,  GHANI TAHIR ,  JAMBUNATHAN KARTHIK

    IPC: H01L21/8238 ,  H01L29/10 ,  H01L29/423 ,  H01L29/775 ,  H01L29/78

    CPC classification number: H01L29/1054 ,  H01L21/823821 ,  H01L27/0924 ,  H01L29/42392 ,  H01L29/775 ,  H01L29/78696

    Abstract: 서브-핀패시베이션층의사용을통해핀-기반트랜지스터들의오프-상태누설을감소시키기위한기술들이개시된다. 일부경우들에서, 본기술들은벌크실리콘기판에희생핀들을형성하고, 얕은트렌치분리(STI) 재료를퇴적하고평탄화하는단계, 희생실리콘핀들을제거하고이를대체재료(예를들어, SiGe 또는 III-V 재료)로대체하는단계, STI 재료의적어도일부분을제거하여대체핀들의서브-핀영역들을노출시키는단계, 노출된서브-핀들에패시베이팅층/트리트먼트/시약을도포하는단계, 및추가적인 STI 재료를재퇴적하고평탄화하는단계를포함한다. 그후, 트랜지스터디바이스를완성하기위해표준트랜지스터형성공정들이수행될수 있다. 본기술들은일반적으로 STI-기반의트렌치들에서성장되는구조체들을위해임의의패시베이션층들을추가하는능력을제공한다. 패시베이션층은서브-핀소스-대-드레인(및드레인-대-소스) 전류누설을억제한다.

    Abstract translation: 断基于晶体管的子销针的，通过使用所述钝化层的已经用于降低公开了泄漏状态说明。 在一些情况下，所述技术可消除步骤中，牺牲硅销形成在体硅衬底的牺牲销，沉积和平坦化的浅沟槽隔离（STI）的材料，而这种替换材料（例如，SiGe或III- V材料）rodae封端的步骤中，去除至少STI材料的一部分的替代销子 - 暴露针位点，施加手的暴露的子步骤当所述托架tingcheung /治疗/试剂在销，和一个额外的STI 重新沉积和平面化材料。 然后可以执行标准晶体管形成工艺以完成晶体管器件。 这些技术通常能够为基于STI的沟槽中生长的结构添加任意钝化层。 钝化层抑制子引脚的源极至漏极（以及漏极至源极）电流泄漏。

    희생 코어 상의 클래딩을 통한 트랜지스터 핀 형성
    2.
    发明公开
    희생 코어 상의 클래딩을 통한 트랜지스터 핀 형성 审中-公开
    通过牺牲核心上的包层形成晶体管引脚

    公开(公告)号：KR20180021124A

    公开(公告)日：2018-02-28

    申请号：KR20187002272

    申请日：2015-06-26

    Applicant: INTEL CORP

    Inventor： GLASS GLENN A ,  MURTHY ANAND S ,  AUBERTINE DANIEL B ,  GHANI TAHIR ,  KAVALIEROS JACK T ,  CHU KUNG BENJAMIN ,  MOHAPATRA CHANDRA S ,  JAMBUNATHAN KARTHIK ,  DEWEY GILBERT ,  RACHMADY WILLY

    IPC: H01L29/78 ,  H01L21/84 ,  H01L27/12 ,  H01L29/06 ,  H01L29/66

    CPC classification number: H01L29/78 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/0673 ,  H01L29/66795

    Abstract: 다양한범위의채널구성및/또는재료시스템을제공하고동일한집적회로다이내에서핀-기반트랜지스터디바이스들을맞춤화하기위한기술이개시된다. 한실시예에따르면, 희생핀들이클래딩(clad)된다음, 제거됨으로써, 클래딩층을한 쌍의독립형핀들로서남겨둔다. 일단희생핀 영역들이적절한절연체로다시채워지고나면, 결과구조물은핀-온-절연체(fin-on-insulator)이다. 새로운핀들은이러한클래딩-온-코어접근법(cladding-on-core approach)을이용하여임의의재료로구성될수 있다. 결과의핀-온-절연체구조물은, 예를들어, 서브채널소스-드레인(또는드레인-소스) 누설전류를제거하거나또는달리감소시키면서양호한게이트제어를위해바람직하다. 또한, 채널-대-기판기생커패시턴스가크게감소된다. 희생핀들은코어들로간주될수 있고, 예를들어, 기판에대해네이티브재료, 또는저결함이종클래딩재료들의조합들을가능하게하는대체재료로구현될수 있다.

    Abstract translation: 公开了用于提供宽范围的沟道配置和/或材料系统以及在同一集成电路内定制基于管脚的晶体管器件的技术。 根据一个示例，牺牲销被包覆并且然后被去除，从而使包覆层成为一对独立的销。 一旦牺牲鳍区域用合适的绝缘体回填，所得到的结构就是绝缘体上的鳍。 使用这种核心包层方法，新引脚可以由任何材料构成。 所得到的绝缘体上销结构对于良好的栅极控制是期望的，例如，消除或以其他方式减少子沟道源极 - 漏极（或漏极 - 源极）漏电流。 另外，通道 - 衬底寄生电容大大降低。 牺牲翅片可以被认为是芯，并且可以用替代材料来实现，所述替代材料例如能够实现天然材料的组合，或者用于衬底的低缺陷异质包覆材料。

    에피택셜적으로 성장된 소스/드레인 영역들을 갖는 트랜지스터들에서의 저항 감소
    3.
    发明公开
    에피택셜적으로 성장된 소스/드레인 영역들을 갖는 트랜지스터들에서의 저항 감소 审中-公开
    采用外延生长的源极/漏极区域的晶体管的电阻降低

    公开(公告)号：KR20180018506A

    公开(公告)日：2018-02-21

    申请号：KR20177033116

    申请日：2015-06-19

    Applicant: INTEL CORP

    Inventor： MEHANDRU RISHABH ,  MURTHY ANAND S ,  GHANI TAHIR ,  GLASS GLENN A ,  JAMBUNATHAN KARTHIK ,  MA SEAN T ,  WEBER CORY E

    IPC: H01L29/78 ,  H01L21/8238 ,  H01L27/088 ,  H01L29/423 ,  H01L29/775 ,  H01L29/786

    CPC classification number: H01L29/78 ,  H01L27/0886 ,  H01L29/42392 ,  H01L29/775 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78618 ,  H01L29/78696

    Abstract: 에피택셜적으로성장된붕소-도핑된실리콘게르마늄(SiGe:B) S/D 영역들을갖는 p-MOS 트랜지스터들에서의저항감소를위한기법들이개시되어있다. 이기법들은트랜지스터의실리콘(Si) 채널영역과 SiGe:B 대체 S/D 영역들사이에성장하는하나이상의계면층을포함할수 있다. 상기하나이상의계면층은다음을포함할수 있다: 붕소-도핑된 Si(Si:B)의단일층; SiGe:B의단일층 - 여기서계면층 내의 Ge 함유량은결과 SiGe:B S/D 영역들내의 Ge 함유량보다작다 -; SiGe:B의그레이딩된층(graded layer) - 여기서합금내의 Ge 함유량은낮은백분율(또는 0%)에서시작하여더 높은백분율로증가된다 -; 또는 SiGe:B의다수의계단식층 - 여기서합금내의 Ge 함유량은각각의계단에서낮은백분율(또는 0%)에서시작하여더 높은백분율로증가된다. 계면층(들)을포함시킴으로써온-상태전류흐름의저항이감소한다.

    Abstract translation: 硼生长外延掺杂syeoljeok硅锗：对于p-MOS晶体管eseoui电阻（硅锗B），有公开的技术与S / d的区域减小。 是这样的方法是在晶体管和硅锗的硅（Si）沟道区域：可以包含生长的B之间替换S / d的区域的至少一个界面层。 该至少一个界面层可以包括：硼掺杂Si（Si：B）的单层; 的SiGe：乙uidan首先 - 在所述表面层中的Ge含量为结果的SiGe：小于在B S / d区Ge含量; 的SiGe：在合金中的B-Ge含量的梯度层（倾斜层）增加，其中较高的百分比，开始在低百分比（或0％）; 或SiGe：多个所述B的级联层 - 其中在合金的Ge含量通过在开始在各个步骤中低百分比（或0％）增加至更高的百分比。 通过包括界面层，导通电流的电阻减小。

    헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들의 웰 기반 집적
    5.
    发明公开
    헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들의 웰 기반 집적 审中-公开
    基于阱的异质外延n型和p型晶体管的集成

    公开(公告)号：KR20180021149A

    公开(公告)日：2018-02-28

    申请号：KR20187002466

    申请日：2015-06-26

    Applicant: INTEL CORP

    Inventor： RACHMADY WILLY ,  METZ MATTHEW V ,  DEWEY GILBERT ,  MOHAPATRA CHANDRA S ,  KAVALIEROS JACK T ,  MURTHY ANAND S ,  RAHHAL ORABI NADIA M ,  GHANI TAHIR

    IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/8258 ,  H01L29/78

    CPC classification number: H01L29/785 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/8258 ,  H01L27/0924

    Abstract: 비-실리콘핀 구조체들이기판의웰 리세스에서결정질헤테로에피택셜웰 재료로부터연장한다. III-V 핀FET들이웰 리세스내의핀 구조체들상에형성될수 있으면서 IV족핀FET들이웰 리세스에인접한기판의지역에서형성된다. 웰재료는기판의시딩표면에웰 재료를커플링시키는격리재료를통과하는필러들을둘러싸는비정질격리재료에의해기판으로부터전기적으로격리될수 있고결정성장결함들을트랩핑할수 있다. 필러들은측방향에피택셜과도성장에의해웰-격리재료위로연장될수 있고웰 리세스는고품질의단결정으로채워진다. 웰재료는인접한기판지역들과평탄화될수 있다. n-형핀 구조체들이기판으로부터제작된 p-형핀 구조체들과연속하여웰 재료로부터, 또는제2 에피택셜웰로부터제작될수 있다.

    Abstract translation: 非硅鳍状结构从衬底的凹槽中的晶体异质外延材料延伸。 IV-pin FET形成在衬底与阱凹槽相邻的区域中，而III-V引脚FET可形成在阱凹槽中的引脚结构上。 阱材料可以通过围绕穿过将阱材料耦合到衬底的晶种表面的隔离材料的柱的非晶隔离材料而与衬底电隔离，并且可以捕获晶体生长缺陷。 填料可以通过横向外延过度生长而在良好隔离的材料上延伸，并且孔填充有高质量的单晶。 阱材料可以用相邻的衬底区域平坦化。 n型pin结构可以由阱材料或从第二外延阱与由衬底制造的p型pin结构串联。

    고품질 계면을 위한 대체 채널 에칭
    6.
    发明公开
    고품질 계면을 위한 대체 채널 에칭 审中-公开
    用于高质量接口的替代通道蚀刻

    公开(公告)号：KR20180020267A

    公开(公告)日：2018-02-27

    申请号：KR20187002118

    申请日：2015-06-24

    Applicant: INTEL CORP

    Inventor： GLASS GLENN A ,  PANG YING ,  MISTKAWI NABIL G ,  MURTHY ANAND S ,  GHANI TAHIR ,  CHAO HUANG LIN

    IPC: H01L21/8238 ,  H01L21/3065 ,  H01L29/417 ,  H01L29/78

    CPC classification number: H01L21/823821 ,  H01L21/823807

    Abstract: 동일한집적회로다이내에서다양한범위의채널구성들및/또는재료시스템들을제공하기위해핀-기반트랜지스터디바이스들을커스터마이징하기위한기술들이개시된다. 비-패시티드형이고이온손상이없거나다르게는낮은이온손상을갖는트렌치저부들을제공하도록구성된습식및/또는건식에칭화학작용들을통해희생핀들이제거된다. 그후, 원하는반도체재료에의해트렌치가채워진다. 낮은이온손상및 비-패시티드형모폴로지를갖는트렌치저부는기판과대체재료사이에결함이없거나또는낮은결함의계면을조장한다. 실시예에서, 제1 세트의희생실리콘핀들각각은리세싱되어 p-형재료로대체되고, 제2 세트의희생핀들각각은리세싱되어 n-형재료로대체된다. 다른실시예는네이티브핀들(예를들어, Si) 및대체핀들(예를들어, SiGe)의조합을포함할수 있다. 다른실시예는모두동일한구성의대체핀들을포함할수 있다.

    Abstract translation: 公开了用于定制基于管脚的晶体管器件以在同一集成电路内提供宽范围的沟道配置和/或材料系统的技术。 通过湿法和/或干法蚀刻化学物质去除牺牲鳍片，该化学物质被配置为提供非被动的并且没有离子损伤或者具有低离子损伤的沟槽底部。 然后沟槽被所需的半导体材料填充。 具有低离子损伤和非集束形态的沟槽底部促进了衬底和替代材料之间的无缺陷或低缺陷界面。 在一个实施例中，第一组牺牲硅鳍中的每一个都被凹陷以取代p型材料，并且第二组的每个牺牲销凹陷以替换n型材料。 其他实施例可以包括本地引脚（例如，Si）和交替引脚（例如，SiGe）的组合。 其他实施例可以全部包括具有相同配置的替换引脚。

    반도체 디바이스의 면적 스케일링을 위한 수직 집적 방식 및 회로 요소 아키텍쳐
    7.
    发明公开
    반도체 디바이스의 면적 스케일링을 위한 수직 집적 방식 및 회로 요소 아키텍쳐 审中-公开
    用于半导体器件面积缩放的垂直集成方法和电路元件结构

    公开(公告)号：KR20180018497A

    公开(公告)日：2018-02-21

    申请号：KR20177032875

    申请日：2015-06-17

    Applicant: INTEL CORP

    Inventor： MEHANDRU RISHABH ,  MORROW PATRICK ,  KUMAR RANJITH ,  WEBER CORY E ,  KIM SEIYON ,  CEA STEPHEN M ,  GHANI TAHIR

    IPC: H01L27/06 ,  H01L21/822 ,  H01L21/8238 ,  H01L29/78

    CPC classification number: H01L29/78 ,  H01L21/8221 ,  H01L21/823821 ,  H01L27/0688

    Abstract: 반도체디바이스의면적스케일링을위한수직집적방식및 회로요소아키텍쳐가설명된다. 한예에서, 인버터구조물은상위영역및 하위영역으로수직으로분리된반도체핀을포함한다. 제1 복수의게이트구조물은반도체핀의상위영역을제어하기위해포함된다. 제2 복수의게이트구조물은반도체핀의하위영역을제어하기위해포함된다. 제2 복수의게이트구조물은제1 복수의게이트구조물의도전형과는반대의도전형을갖는다.

    Abstract translation: 描述了用于半导体器件的面积缩放的垂直集成方案和电路元件体系结构。 在一个示例中，逆变器结构包括垂直分离成上部区域和下部区域的半导体引脚。 包括第一多个栅极结构以控制半导体鳍的上部区域。 包括第二多个栅极结构以控制半导体鳍的子区域。 第二多个栅极结构具有与第一多个栅极结构的导电性相反的导电性。

    선택적 산화에 의한 다중-높이 FINFET 디바이스
    8.
    发明公开
    선택적 산화에 의한 다중-높이 FINFET 디바이스 审中-公开
    通过选择性氧化的多高度FINFET器件

    公开(公告)号：KR20180021158A

    公开(公告)日：2018-02-28

    申请号：KR20187002564

    申请日：2015-06-27

    Applicant: INTEL CORP

    Inventor： KIM SEIYON ,  BHIMARASETTI GOPINATH ,  RIOS RAFAEL ,  KAVALIEROS JACK T ,  GHANI TAHIR ,  MURTHY ANAND S ,  MEHANDRU RISHABH

    IPC: H01L29/66 ,  H01L27/12 ,  H01L29/78

    CPC classification number: H01L29/78 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/785

    Abstract: 기판상에멀티-게이트디바이스의비-평면형도전성채널을형성하는단계 - 채널은기판의표면에서의베이스로부터정의된높이치수를포함함 -; 채널의전체부분보다작은부분을변형시키는단계; 및채널상에게이트스택을형성하는단계 - 게이트스택은유전체재료및 게이트전극을포함함 - 를포함하는방법이개시된다. 도전성부분및 산화된부분을정의하는높이치수를포함하는채널, 및채널상에배치되는게이트스택을포함하는, 기판상의비-평면형멀티-게이트디바이스를포함하고, 게이트스택은유전체재료및 게이트전극을포함하는장치가개시된다.

    Abstract translation: 在所述衬底上形成所述多栅极器件的非平面导电沟道，所述沟道包括在所述衬底的所述表面处从所述基底限定的高度尺寸; 变换比信道的整个部分小的部分; 并且在沟道上形成栅叠层，栅叠层包括介电材料和栅电极。 导电部分和一栅极堆叠设置在通道中的氧化部分，和信道相位，包括高度尺寸，其限定，所述基板的比，平面多包括一个栅极器件中，栅叠层是介电材料和栅极电极 包括该装置的装置被公开。

    저 손상 자기 정렬형 양쪽성 FINFET 팁 도핑
    9.
    发明公开
    저 손상 자기 정렬형 양쪽성 FINFET 팁 도핑 审中-公开
    低损伤自对准非晶FINFET尖端掺杂

    公开(公告)号：KR20180021157A

    公开(公告)日：2018-02-28

    申请号：KR20187002563

    申请日：2015-06-27

    Applicant: INTEL CORP

    Inventor： KAVALIEROS JACK T ,  MOHAPATRA CHANDRA S ,  MURTHY ANAND S ,  RACHMADY WILLY ,  METZ MATTHEW V ,  DEWEY GILBERT ,  GHANI TAHIR ,  KENNEL HAROLD W

    IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/8258 ,  H01L29/66

    CPC classification number: H01L29/78 ,  H01L21/8258 ,  H01L27/0924 ,  H01L29/66803

    Abstract: 모놀리식 finFET는제2 III-V족족 화합물반도체상에배치된제1 III-V족족 화합물반도체재료내에다수캐리어채널을포함한다. 희생게이트스택과같은, 마스크가채널영역을커버하는동안, 양쪽성도펀트의소스가노출된핀 측벽들위쪽에퇴적되고제1 III-V족화합물반도체재료내로확산된다. 양쪽성도펀트는제1 III-V족재료내에서는도너로서, 제2 III-V족재료내에서는억셉터로서우선적으로활성화되어, 제1 및제2 III-V족재료들사이의 p-n 접합을갖는트랜지스터팁 도핑을제공한다. 측방스페이서는핀의팁 부분을커버하도록퇴적된다. 마스크또는스페이서에의해커버되지않은핀의영역들내의소스/드레인영역들은팁 영역을통해채널에전기적으로결합한다. 채널마스크는게이트스택으로대체된다.

    Abstract translation: 单片finFET包括设置在第二III-V族化合物半导体上的第一III-V族化合物半导体材料中的多数载流子沟道。 在掩模覆盖沟道区域（例如牺牲栅极叠层）时，两亲性掺杂剂的源极沉积在暴露的鳍状物侧壁上方并且扩散到第一III-V族化合物半导体材料中。 两性掺杂物的第一III-V族中的材料供体，2 III-V族中的材料优选地被激活作为受体，具有2 III-V族材料之间的第一mitje pn结的晶体管 提供小费兴奋剂。 沉积横向间隔物以覆盖销的尖端部分。 未被掩模或隔离物覆盖的引脚区域中的源极/漏极区域通过尖端区域电耦合到沟道。 通道掩模由栅极堆栈取代。

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