公开(公告)号：KR20180021118A

公开(公告)日：2018-02-28

申请号：KR20187002224

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： RACHMADY WILLY ,  METZ MATTHEW V ,  LE VAN H ,  KAVALIEROS JACK T ,  GARDNER SANAZ K

IPC: H01L29/423 ,  H01L29/06 ,  H01L29/16 ,  H01L29/66 ,  H01L29/775

CPC classification number: H01L29/66545 ,  H01L29/0673 ,  H01L29/16 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/775

Abstract: 장치는채널영역, 및채널영역의반대측들상에배치되는접합영역들을포함하는 3-차원반도체바디― 3-차원반도체바디는제2 재료에의해접합영역들에서분리되는각자의면들내에배치되는게르마늄재료를포함하는복수의나노와이어들을포함하고, 제2 재료의격자상수는게르마늄재료의격자상수와유사함― ; 및채널영역상에배치되는게이트스택을포함하고, 게이트스택은게이트유전체상에배치되는게이트전극을포함한다. 방법은기판상의별도의면들내에복수의나노와이어들을형성하는단계― 복수의나노와이어들각각은게르마늄재료를포함하고, 희생재료에의해인접한나노와이어들로부터분리됨― ; 지정된채널영역내의복수의나노와이어들상에게이트스택을배치하는단계를포함하고, 게이트스택은유전체재료및 게이트전극을포함한다.

Abstract translation: 该装置包括沟道区和三维半导体本体三维半导体本体，该三维半导体本体三维半导体本体包括设置在沟道区的相对侧上的结区，三维半导体本体设置在结区中由第二材料分开的相应侧中 包含锗材料的多个纳米线，第二材料的晶格常数与锗材料的晶格常数相似; 以及设置在沟道区上方的栅极堆叠，栅极堆叠包括设置在栅极电介质上的栅极电极。 该方法包括在基底上的分离面中形成多个纳米线，所述多个纳米线中的每一个包括锗材料并且通过牺牲材料与相邻的纳米线分离; 在指定沟道区域中的多个纳米线上布置栅极堆叠，所述栅极堆叠包括介电材料和栅极电极。

公开(公告)号：KR20200143520A

公开(公告)日：2020-12-23

申请号：KR20207036290

申请日：2014-03-28

Applicant: INTEL CORP

Inventor： METZ MATTHEW V ,  KAVALIEROS JACK T ,  DEWEY GILBERT ,  RACHMADY WILLY ,  CHU KUNG BENJAMIN ,  RADOSAVLJEVIC MARKO ,  THEN HAN WUI ,  PILLARISETTY RAVI ,  CHAU ROBERT S

IPC: H01L21/02 ,  H01L29/205

Abstract: 실시예는실리콘기판상의제1 III-V족재료기반버퍼층; 제1 III-V족재료기반버퍼층상의제2 III-V족재료기반버퍼층 -제2 III-V족재료는알루미늄을포함함- ; 및제2 III-V족재료기반버퍼층상의 III-V족재료기반디바이스채널층을포함하는 III-V족재료기반디바이스를포함한다. 또다른실시예는상술한주제를포함하고, 제1 및제2 III-V족재료기반버퍼층들은각각 III-V족재료기반디바이스채널층과동일한격자파라미터를갖는다. 기타실시예들은본 명세서에포함된다.

公开(公告)号：KR20180021149A

公开(公告)日：2018-02-28

申请号：KR20187002466

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： RACHMADY WILLY ,  METZ MATTHEW V ,  DEWEY GILBERT ,  MOHAPATRA CHANDRA S ,  KAVALIEROS JACK T ,  MURTHY ANAND S ,  RAHHAL ORABI NADIA M ,  GHANI TAHIR

IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/8258 ,  H01L29/78

CPC classification number: H01L29/785 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/8258 ,  H01L27/0924

Abstract: 비-실리콘핀 구조체들이기판의웰 리세스에서결정질헤테로에피택셜웰 재료로부터연장한다. III-V 핀FET들이웰 리세스내의핀 구조체들상에형성될수 있으면서 IV족핀FET들이웰 리세스에인접한기판의지역에서형성된다. 웰재료는기판의시딩표면에웰 재료를커플링시키는격리재료를통과하는필러들을둘러싸는비정질격리재료에의해기판으로부터전기적으로격리될수 있고결정성장결함들을트랩핑할수 있다. 필러들은측방향에피택셜과도성장에의해웰-격리재료위로연장될수 있고웰 리세스는고품질의단결정으로채워진다. 웰재료는인접한기판지역들과평탄화될수 있다. n-형핀 구조체들이기판으로부터제작된 p-형핀 구조체들과연속하여웰 재료로부터, 또는제2 에피택셜웰로부터제작될수 있다.

Abstract translation: 非硅鳍状结构从衬底的凹槽中的晶体异质外延材料延伸。 IV-pin FET形成在衬底与阱凹槽相邻的区域中，而III-V引脚FET可形成在阱凹槽中的引脚结构上。 阱材料可以通过围绕穿过将阱材料耦合到衬底的晶种表面的隔离材料的柱的非晶隔离材料而与衬底电隔离，并且可以捕获晶体生长缺陷。 填料可以通过横向外延过度生长而在良好隔离的材料上延伸，并且孔填充有高质量的单晶。 阱材料可以用相邻的衬底区域平坦化。 n型pin结构可以由阱材料或从第二外延阱与由衬底制造的p型pin结构串联。

公开(公告)号：KR20180021106A

公开(公告)日：2018-02-28

申请号：KR20187002082

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： LE VAN H ,  DEWEY GILBERT ,  CHU KUNG BENJAMIN ,  AGRAWAL ASHISH ,  METZ MATTHEW V ,  RACHMADY WILLY ,  FRENCH MARC C ,  KAVALIEROS JACK T ,  RIOS RAFAEL ,  KIM SEIYON ,  SUNG SEUNG HOON ,  GARDNER SANAZ K ,  POWERS JAMES M ,  TAFT SHERRY R

IPC: H01L29/66 ,  H01L29/10 ,  H01L29/73 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/785

Abstract: 방법이기판상의접합영역들사이에디바이스의비-평면도전채널을형성하는단계 - 기판은그 채널밑에차단재료를포함하며, 차단재료는캐리어누설을억제하는성질을포함함 - ; 및그 채널상에게이트스택 - 게이트스택은유전체재료와게이트전극을포함함 - 을형성하는단계를포함한다. 방법이반도체기판상에버퍼재료 - 버퍼재료는기판과상이한격자구조를포함하는반도체재료를포함함 - 를형성하는단계; 버퍼재료상에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를형성하는단계; 및기판상에트랜지스터디바이스를형성하는단계를포함한다. 장치가채널밑에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를포함하는기판상에배치된채널을포함하는트랜지스터디바이스를포함하는, 기판상의비-평면멀티-게이트디바이스를포함한다.

Abstract translation: 所述方法包括以下步骤：在衬底上的结区之间形成器件的非平面导电沟道，所述衬底在所述沟道下方包括阻挡材料，并且所述阻挡材料包括抑制载流子泄漏的特性; 并且其中沟道上的栅极堆叠栅极堆叠包括电介质材料和栅极电极。 所述方法包括在半导体衬底上形成缓冲材料，所述缓冲材料包括含有不同于所述衬底的晶格结构的半导体材料; 在缓冲材料上形成阻挡材料，阻挡材料包括抑制载流子泄漏的特性; 并在衬底上形成晶体管器件。 所述衬底上的栅极器件包括晶体管器件，所述晶体管器件包括设置在衬底上的沟道，所述衬底包括在所述沟道下方包括阻挡材料的器件和所述阻挡材料， 。

公开(公告)号：KR20180021157A

公开(公告)日：2018-02-28

申请号：KR20187002563

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： KAVALIEROS JACK T ,  MOHAPATRA CHANDRA S ,  MURTHY ANAND S ,  RACHMADY WILLY ,  METZ MATTHEW V ,  DEWEY GILBERT ,  GHANI TAHIR ,  KENNEL HAROLD W

IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/8258 ,  H01L29/66

CPC classification number: H01L29/78 ,  H01L21/8258 ,  H01L27/0924 ,  H01L29/66803

Abstract: 모놀리식 finFET는제2 III-V족족 화합물반도체상에배치된제1 III-V족족 화합물반도체재료내에다수캐리어채널을포함한다. 희생게이트스택과같은, 마스크가채널영역을커버하는동안, 양쪽성도펀트의소스가노출된핀 측벽들위쪽에퇴적되고제1 III-V족화합물반도체재료내로확산된다. 양쪽성도펀트는제1 III-V족재료내에서는도너로서, 제2 III-V족재료내에서는억셉터로서우선적으로활성화되어, 제1 및제2 III-V족재료들사이의 p-n 접합을갖는트랜지스터팁 도핑을제공한다. 측방스페이서는핀의팁 부분을커버하도록퇴적된다. 마스크또는스페이서에의해커버되지않은핀의영역들내의소스/드레인영역들은팁 영역을통해채널에전기적으로결합한다. 채널마스크는게이트스택으로대체된다.

Abstract translation: 单片finFET包括设置在第二III-V族化合物半导体上的第一III-V族化合物半导体材料中的多数载流子沟道。 在掩模覆盖沟道区域（例如牺牲栅极叠层）时，两亲性掺杂剂的源极沉积在暴露的鳍状物侧壁上方并且扩散到第一III-V族化合物半导体材料中。 两性掺杂物的第一III-V族中的材料供体，2 III-V族中的材料优选地被激活作为受体，具有2 III-V族材料之间的第一mitje pn结的晶体管 提供小费兴奋剂。 沉积横向间隔物以覆盖销的尖端部分。 未被掩模或隔离物覆盖的引脚区域中的源极/漏极区域通过尖端区域电耦合到沟道。 通道掩模由栅极堆栈取代。

公开(公告)号：KR20180021146A

公开(公告)日：2018-02-28

申请号：KR20187002446

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： MOHAPATRA CHANDRA S ,  MURTHY ANAND S ,  GLASS GLENN A ,  RACHMADY WILLY ,  DEWEY GILBERT ,  KAVALIEROS JACK T ,  GHANI TAHIR ,  METZ MATTHEW V

IPC: H01L29/423 ,  H01L21/762 ,  H01L29/66 ,  H01L29/775 ,  H01L29/786

CPC classification number: H01L21/762 ,  H01L29/42392 ,  H01L29/66469 ,  H01L29/66545 ,  H01L29/775 ,  H01L29/78 ,  H01L29/78681 ,  H01L29/78696

Abstract: 비평면게이트올-어라운드디바이스및 그제조방법이설명된다. 일실시예에서, 다층스택은 STI 트렌치내에전체에피-스택을선택적으로퇴적하는것에의해형성된다. 채널층은버퍼층 위에부정형으로성장된다. 캡층은채널층의상부상에성장된다. 실시예에서, STI 층의높이는게이트의형성까지채널층보다높게유지된다. 게이트유전체층이각각의채널나노와이어상에그리고올-어라운드로형성된다. 게이트전극이게이트유전체층 상에형성되고, 채널나노와이어를둘러싼다.

Abstract translation: 描述了非平面栅极全能器件及其制造方法。 在一个实施例中，通过在STI沟槽中选择性地沉积整个外延堆叠来形成多层堆叠。 沟道层在缓冲层之上无定形地生长。 盖层生长在沟道层的上表面上。 在一个实施例中，STI层的高度保持高于沟道层直到形成栅极。 栅电介质层形成在每个沟道纳米线上并且全面。 栅电极形成在栅极电介质层上并围绕沟道纳米线。

公开(公告)号：KR20180021108A

公开(公告)日：2018-02-28

申请号：KR20187002086

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： DEWEY GILBERT ,  METZ MATTHEW V ,  MURTHY ANAND S ,  GHANI TAHIR ,  RACHMADY WILLY ,  MOHAPATRA CHANDRA S ,  KAVALIEROS JACK T ,  GLASS GLENN A

IPC: H01L29/66 ,  H01L21/8238 ,  H01L21/8258 ,  H01L27/092

CPC classification number: H01L29/66545 ,  H01L21/823807 ,  H01L21/8258 ,  H01L27/0924

Abstract: 모놀리식 FET들은기판위쪽에배치된제1 고캐리어이동도반도체재료내에다수캐리어채널을포함한다. 게이트스택또는희생게이트스택과같은, 마스크가측방채널영역을커버하고있는동안, 고캐리어이동도반도체재료의스페이서가과성장되어, 예를들어, 유전체측방스페이서를랩어라운드하고그에따른트랜지스터풋프린트의증가없이트랜지스터소스와드레인사이의유효간격을증가시킨다. 소스/드레인영역들은, 실질적으로도핑되지않을수 있는(즉, 내인성일수 있는), 고이동도반도체스페이서를통해측방채널영역에전기적으로결합한다. 주어진측방게이트차원에대한유효채널길이가증가되면, 예를들어, 주어진오프-상태누설에대한트랜지스터풋프린트가감소될수 있거나, 주어진트랜지스터풋프린트에대한오프-상태소스/드레인누설이감소될수 있다.

Abstract translation: 单片式FET包括设置在衬底上的第一高载流子迁移率半导体材料中的多个载流子沟道。 虽然掩模覆盖横向沟道区域，例如栅极叠层或牺牲栅极叠层，但高载流子迁移率也随半导体材料的间隔物材料而增长，例如通过缠绕介电横向间隔物并由此增加晶体管覆盖区 不增加晶体管源极和漏极之间的有效间隔。 源极/漏极区域通过高迁移率半导体间隔物电耦合到横向沟道区域，所述高迁移率半导体间隔物可以基本上未掺杂（即，内在的）。 例如，如果给定横向栅极尺寸的有效沟道长度增加，则给定关态泄漏的晶体管覆盖区可以减小，或者可以降低给定晶体管覆盖区的关闭状态源/漏区泄漏。

公开(公告)号：KR20180020288A

公开(公告)日：2018-02-27

申请号：KR20187002245

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： RACHMADY WILLY ,  METZ MATTHEW V ,  DEWEY GILBERT ,  MOHAPATRA CHANDRA S ,  KAVALIEROS JACK T ,  MURTHY ANAND S ,  GHANI TAHIR ,  RAHHAL ORABI NADIA M ,  GARDNER SANAZ K

IPC: H01L29/778 ,  H01L29/06 ,  H01L29/66 ,  H01L29/78

CPC classification number: H01L29/785 ,  H01L29/0673 ,  H01L29/66795

Abstract: 기판위의서브-핀구조체로부터연장하는상승된핀 구조체를포함하는결정질헤테로구조체들. III-V 트랜지스터들과같은디바이스들은상승된핀 구조체들상에형성될수 있으면서실리콘-기반디바이스들(예를들어, 트랜지스터들)은실리콘기판의다른영역들내에형성될수 있다. 핀구조체의트랜지스터채널영역에국한되는(localized) 서브-핀격리재료는서브-핀을통하는소스-대-드레인누설을감소시켜서, 핀구조체의소스단부와드레인단부사이의전기적격리를개선시킬수 있다. 핀구조체를헤테로에피텍셜방식으로형성하는것에후속하여, 서브-핀의일부분이핀을언더컷하도록측방으로에칭될수 있다. 언더컷은서브-핀격리재료로다시채워진다. 게이트스택은핀 위에형성된다. 서브-핀격리재료의형성은자체-정렬된게이트스택대체프로세스내에통합될수 있다.

Abstract translation: 包括从衬底上的子引脚结构延伸的升高的pin结构的结晶异质结构。 诸如III-V族晶体管的器件可以形成在凸起的引脚结构上，而硅基器件（例如晶体管）可以形成在硅衬底的不同区域中。 局部化到鳍结构的晶体管沟道区的子引脚隔离材料可减少通过子引脚的源漏泄漏，由此改善鳍结构的源端和漏端之间的电隔离。 在以异质外延方式形成鳍结构之后，可以横向刻蚀部分子鳍以底切鳍。 底切使用子引脚隔离材料重新填充。 栅极堆叠形成在鳍片上。 子引脚绝缘材料的形成可以集成到自对准栅极叠层替换工艺中。

公开(公告)号：KR20180019075A

公开(公告)日：2018-02-23

申请号：KR20177033339

申请日：2015-06-23

Applicant: INTEL CORP

Inventor： MOHAPATRA CHANDRA S ,  MURTHY ANAND S ,  GLASS GLENN A ,  GHANI TAHIR ,  RACHMADY WILLY ,  KAVALIEROS JACK T ,  DEWEY GILBERT ,  METZ MATTHEW V ,  KENNEL HAROLD W

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/12 ,  H01L29/66 ,  H01L29/775

CPC classification number: H01L29/785 ,  H01L29/1054 ,  H01L29/125 ,  H01L29/66795 ,  H01L29/775

Abstract: 알루미늄-포함층에의해서브-핀으로부터전기적으로격리되는인듐-리치채널영역을가지는높은이동도 NMOS 핀-기반트랜지스터들을형성하기위한기법들이개시된다. 알루미늄알루미늄-포함층은인듐-리치채널영역을포함하는인듐-포함층내에제공될수 있거나, 또는인듐-포함층과서브-핀사이에제공될수 있다. 인듐-포함층의인듐농도는알루미늄-포함장벽층근처의인듐-푸어농도로부터인듐-리치채널층에서의인듐-리치농도까지등급화될수 있다. 일부예시적인실시예들에따르면, 인듐-리치채널층은핀의최상부에있거나또는그렇지않은경우핀의최상부에근접한다. 등급화는의도적일수 있고, 그리고/또는인듐-리치채널층과알루미늄-포함장벽층의인터페이스에서의원자들의재조직의효과로인한것일수 있다. 다수의변형들및 실시예들이이 개시내용의견지에서인지될것이다.

Abstract translation: 公开了用于形成具有富铟沟道区的高迁移率NMOS基于管脚的晶体管的技术，所述富铟沟道区通过含铝层与子引脚电隔离。 铝的含铝层是铟可以含销层之间设置或可以在提供，或富铟层含铟包括沟道区和所述子。 在含铟层的铟浓度是富铝浓度可以分级到富沟道层铟eseoui从靠近含有阻挡层的铟浓度倾倒铟。 根据一些示例性实施例，富铟沟道层位于销的顶部，或者靠近销的顶部。 分级可以有意天，和/或铟可以是由于界面的重组的效果包括阻挡层的eseoui原子，富含天沟道层和所述铝的数量。 鉴于本公开，将认识到许多变化和实施例。

公开(公告)号：WO2011090583A3

公开(公告)日：2011-10-13

申请号：PCT/US2010059620

申请日：2010-12-09

Applicant: INTEL CORP ,  PILLARISETTY RAVI ,  JIN BEEN-YIH ,  CHU-KUNG BENJAMIN ,  METZ MATTHEW V ,  KAVALIEROS JACK T ,  RADOSAVLJEVIC MARKO ,  KOTLYAR ROZA ,  RACHMADY WILLY ,  MUKHERJEE NILOY ,  DEWEY GILBERT ,  CHAU ROBERT

Inventor： PILLARISETTY RAVI ,  JIN BEEN-YIH ,  CHU-KUNG BENJAMIN ,  METZ MATTHEW V ,  KAVALIEROS JACK T ,  RADOSAVLJEVIC MARKO ,  KOTLYAR ROZA ,  RACHMADY WILLY ,  MUKHERJEE NILOY ,  DEWEY GILBERT ,  CHAU ROBERT

IPC: H01L29/772 ,  H01L21/335

CPC classification number: H01L27/092 ,  H01L21/02532 ,  H01L21/02546 ,  H01L21/283 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/155 ,  H01L29/165 ,  H01L29/267 ,  H01L29/517 ,  H01L29/66431 ,  H01L29/66522 ,  H01L29/66553 ,  H01L29/775 ,  H01L29/7782

Abstract: A quantum well transistor has a germanium quantum well channel region. A silicon-containing etch stop layer provides easy placement of a gate dielectric close to the channel. A group III-V barrier layer adds strain to the channel. Graded silicon germanium layers above and below the channel region improve performance. Multiple gate dielectric materials allow use of a high-k value gate dielectric.

Abstract translation: 量子阱晶体管具有锗量子阱沟道区域。 含硅蚀刻停止层提供了靠近通道的栅电介质的容易放置。 III-V族阻挡层增加了通道的应变。 通道区域上方和下方的分级硅锗层提高性能。 多栅极电介质材料允许使用高k值栅极电介质。