公开(公告)号：KR20180021173A

公开(公告)日：2018-02-28

申请号：KR20187002638

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： KIM SEIYON ,  KAVALIEROS JACK T ,  MURTHY ANAND S ,  GLASS GLENN A ,  JAMBUNATHAN KARTHIK

IPC: H01L29/66 ,  H01L21/8234 ,  H01L21/84 ,  H01L27/088 ,  H01L27/12 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/785

Abstract: 기판상에비-평면형디바이스의핀을형성하는단계 - 핀은제1 층과제3 층사이에제2 층을포함함 -; 제2 층을유전체재료로대체하는단계; 및핀의채널영역상에게이트스택을형성하는단계를포함하는방법이개시된다. 유전체층상에도전층을포함하는핀, 핀의채널영역에서도전층상에배치되는게이트스택, 및핀에형성되는소스및 드레인을포함하는기판상의제1 멀티-게이트디바이스; 및유전체층에의해분리되는제1 도전층및 제2 도전층을포함하는핀, 핀의채널영역의제1 도전층및 제2 도전층상에배치되는게이트스택, 및핀에형성되는소스및 드레인을포함하는기판상의제2 멀티-게이트디바이스를포함하는장치가개시된다.

Abstract translation: 在衬底上形成非平面器件的引脚，该引脚包括在第一层和第三层之间的第二层; 用电介质材料替换第二层; 并在引脚的沟道区域上形成栅极叠层。 所述衬底上的第一多栅极器件包括鳍，所述鳍包括在所述介电层上的前层，设置在所述鳍的沟道区中的所述导电层上的栅极堆叠以及形成在所述引脚上的源极和漏极; 并且包括由电介质层分离的第一导电层和第二导电层，在鳍的沟道区中设置在第一导电层和第二导电层上的栅极叠层以及形成在所述鳍片上的源极和漏极 公开了一种包括在衬底上的第二多栅器件的装置。

公开(公告)号：KR20180021118A

公开(公告)日：2018-02-28

申请号：KR20187002224

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： RACHMADY WILLY ,  METZ MATTHEW V ,  LE VAN H ,  KAVALIEROS JACK T ,  GARDNER SANAZ K

IPC: H01L29/423 ,  H01L29/06 ,  H01L29/16 ,  H01L29/66 ,  H01L29/775

CPC classification number: H01L29/66545 ,  H01L29/0673 ,  H01L29/16 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/775

Abstract: 장치는채널영역, 및채널영역의반대측들상에배치되는접합영역들을포함하는 3-차원반도체바디― 3-차원반도체바디는제2 재료에의해접합영역들에서분리되는각자의면들내에배치되는게르마늄재료를포함하는복수의나노와이어들을포함하고, 제2 재료의격자상수는게르마늄재료의격자상수와유사함― ; 및채널영역상에배치되는게이트스택을포함하고, 게이트스택은게이트유전체상에배치되는게이트전극을포함한다. 방법은기판상의별도의면들내에복수의나노와이어들을형성하는단계― 복수의나노와이어들각각은게르마늄재료를포함하고, 희생재료에의해인접한나노와이어들로부터분리됨― ; 지정된채널영역내의복수의나노와이어들상에게이트스택을배치하는단계를포함하고, 게이트스택은유전체재료및 게이트전극을포함한다.

Abstract translation: 该装置包括沟道区和三维半导体本体三维半导体本体，该三维半导体本体三维半导体本体包括设置在沟道区的相对侧上的结区，三维半导体本体设置在结区中由第二材料分开的相应侧中 包含锗材料的多个纳米线，第二材料的晶格常数与锗材料的晶格常数相似; 以及设置在沟道区上方的栅极堆叠，栅极堆叠包括设置在栅极电介质上的栅极电极。 该方法包括在基底上的分离面中形成多个纳米线，所述多个纳米线中的每一个包括锗材料并且通过牺牲材料与相邻的纳米线分离; 在指定沟道区域中的多个纳米线上布置栅极堆叠，所述栅极堆叠包括介电材料和栅极电极。

公开(公告)号：KR20180021172A

公开(公告)日：2018-02-28

申请号：KR20187002633

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： CHU KUNG BENJAMIN ,  LE VAN H ,  RIOS RAFAEL ,  DEWEY GILBERT ,  CLENDENNING SCOTT B ,  KAVALIEROS JACK T

IPC: H01L29/45 ,  H01L21/285 ,  H01L29/08 ,  H01L29/12 ,  H01L29/417 ,  H01L29/66

CPC classification number: H01L29/45 ,  H01L21/28556 ,  H01L21/28568 ,  H01L29/0847 ,  H01L29/41783 ,  H01L29/66568

Abstract: 장치는적어도하나의저밀도의상태금속/반도체재료계면을포함하는집적회로디바이스를포함하며, 적어도하나의저밀도의상태금속은양자화된다. 장치는저밀도의상태금속및 반도체재료의적어도하나의계면을포함하는집적회로디바이스를포함하며, 계면에서의금속의접촉면적은경사진다. 방법은반도체재료의접촉면적을한정하는단계; 및접촉면적에금속접촉을형성하는단계를포함한다.

Abstract translation: 该装置包括集成电路器件，该集成电路器件包括至少一个低密度状态金属/半导体材料界面，其中该至少一个低密度状态金属被量化。 该器件包括集成电路器件，该集成电路器件包括至少一个低密度状态金属和半导体材料的界面，其中该界面处的金属的接触表面是倾斜的。 该方法包括以下步骤：定义半导体材料的接触区域; 并在接触区域形成金属触点。

公开(公告)号：KR20180021124A

公开(公告)日：2018-02-28

申请号：KR20187002272

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： GLASS GLENN A ,  MURTHY ANAND S ,  AUBERTINE DANIEL B ,  GHANI TAHIR ,  KAVALIEROS JACK T ,  CHU KUNG BENJAMIN ,  MOHAPATRA CHANDRA S ,  JAMBUNATHAN KARTHIK ,  DEWEY GILBERT ,  RACHMADY WILLY

IPC: H01L29/78 ,  H01L21/84 ,  H01L27/12 ,  H01L29/06 ,  H01L29/66

CPC classification number: H01L29/78 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/0673 ,  H01L29/66795

Abstract: 다양한범위의채널구성및/또는재료시스템을제공하고동일한집적회로다이내에서핀-기반트랜지스터디바이스들을맞춤화하기위한기술이개시된다. 한실시예에따르면, 희생핀들이클래딩(clad)된다음, 제거됨으로써, 클래딩층을한 쌍의독립형핀들로서남겨둔다. 일단희생핀 영역들이적절한절연체로다시채워지고나면, 결과구조물은핀-온-절연체(fin-on-insulator)이다. 새로운핀들은이러한클래딩-온-코어접근법(cladding-on-core approach)을이용하여임의의재료로구성될수 있다. 결과의핀-온-절연체구조물은, 예를들어, 서브채널소스-드레인(또는드레인-소스) 누설전류를제거하거나또는달리감소시키면서양호한게이트제어를위해바람직하다. 또한, 채널-대-기판기생커패시턴스가크게감소된다. 희생핀들은코어들로간주될수 있고, 예를들어, 기판에대해네이티브재료, 또는저결함이종클래딩재료들의조합들을가능하게하는대체재료로구현될수 있다.

Abstract translation: 公开了用于提供宽范围的沟道配置和/或材料系统以及在同一集成电路内定制基于管脚的晶体管器件的技术。 根据一个示例，牺牲销被包覆并且然后被去除，从而使包覆层成为一对独立的销。 一旦牺牲鳍区域用合适的绝缘体回填，所得到的结构就是绝缘体上的鳍。 使用这种核心包层方法，新引脚可以由任何材料构成。 所得到的绝缘体上销结构对于良好的栅极控制是期望的，例如，消除或以其他方式减少子沟道源极 - 漏极（或漏极 - 源极）漏电流。 另外，通道 - 衬底寄生电容大大降低。 牺牲翅片可以被认为是芯，并且可以用替代材料来实现，所述替代材料例如能够实现天然材料的组合，或者用于衬底的低缺陷异质包覆材料。

公开(公告)号：KR20180019220A

公开(公告)日：2018-02-23

申请号：KR20187001966

申请日：2015-06-23

Applicant: INTEL CORP

Inventor： KARPOV ELIJAH V ILYA ,  KAVALIEROS JACK T ,  CHAU ROBERT S ,  MUKHERJEE NILOY ,  RIOS RAFAEL ,  MAJHI PRASHANT ,  LE VAN H ,  PILLARISETTY RAVI ,  SHAH UDAY ,  DEWEY GILBERT ,  RADOSAVLJEVIC MARKO

IPC: H01L27/24 ,  H01L21/28 ,  H01L29/786 ,  H01L45/00

CPC classification number: H01L27/2436 ,  H01L21/28 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/16

Abstract: 박막트랜지스터가기판위의금속층의일부분위에퇴적된다. 제1 메모리셀을제공하기위해메모리요소가박막트랜지스터에결합된다. 제2 메모리셀이제1 메모리위에있다. 로직블록이적어도제1 메모리셀에결합된다.

Abstract translation: 薄膜晶体管沉积在衬底上的金属层的一部分上。 存储器元件耦合到薄膜晶体管以提供第一存储器单元。 第二个存储单元现在在一个存储器上。 逻辑块至少耦合到第一存储器单元。

公开(公告)号：KR20200143520A

公开(公告)日：2020-12-23

申请号：KR20207036290

申请日：2014-03-28

Applicant: INTEL CORP

Inventor： METZ MATTHEW V ,  KAVALIEROS JACK T ,  DEWEY GILBERT ,  RACHMADY WILLY ,  CHU KUNG BENJAMIN ,  RADOSAVLJEVIC MARKO ,  THEN HAN WUI ,  PILLARISETTY RAVI ,  CHAU ROBERT S

IPC: H01L21/02 ,  H01L29/205

Abstract: 실시예는실리콘기판상의제1 III-V족재료기반버퍼층; 제1 III-V족재료기반버퍼층상의제2 III-V족재료기반버퍼층 -제2 III-V족재료는알루미늄을포함함- ; 및제2 III-V족재료기반버퍼층상의 III-V족재료기반디바이스채널층을포함하는 III-V족재료기반디바이스를포함한다. 또다른실시예는상술한주제를포함하고, 제1 및제2 III-V족재료기반버퍼층들은각각 III-V족재료기반디바이스채널층과동일한격자파라미터를갖는다. 기타실시예들은본 명세서에포함된다.

公开(公告)号：KR20180021149A

公开(公告)日：2018-02-28

申请号：KR20187002466

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： RACHMADY WILLY ,  METZ MATTHEW V ,  DEWEY GILBERT ,  MOHAPATRA CHANDRA S ,  KAVALIEROS JACK T ,  MURTHY ANAND S ,  RAHHAL ORABI NADIA M ,  GHANI TAHIR

IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/8258 ,  H01L29/78

CPC classification number: H01L29/785 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/8258 ,  H01L27/0924

Abstract: 비-실리콘핀 구조체들이기판의웰 리세스에서결정질헤테로에피택셜웰 재료로부터연장한다. III-V 핀FET들이웰 리세스내의핀 구조체들상에형성될수 있으면서 IV족핀FET들이웰 리세스에인접한기판의지역에서형성된다. 웰재료는기판의시딩표면에웰 재료를커플링시키는격리재료를통과하는필러들을둘러싸는비정질격리재료에의해기판으로부터전기적으로격리될수 있고결정성장결함들을트랩핑할수 있다. 필러들은측방향에피택셜과도성장에의해웰-격리재료위로연장될수 있고웰 리세스는고품질의단결정으로채워진다. 웰재료는인접한기판지역들과평탄화될수 있다. n-형핀 구조체들이기판으로부터제작된 p-형핀 구조체들과연속하여웰 재료로부터, 또는제2 에피택셜웰로부터제작될수 있다.

Abstract translation: 非硅鳍状结构从衬底的凹槽中的晶体异质外延材料延伸。 IV-pin FET形成在衬底与阱凹槽相邻的区域中，而III-V引脚FET可形成在阱凹槽中的引脚结构上。 阱材料可以通过围绕穿过将阱材料耦合到衬底的晶种表面的隔离材料的柱的非晶隔离材料而与衬底电隔离，并且可以捕获晶体生长缺陷。 填料可以通过横向外延过度生长而在良好隔离的材料上延伸，并且孔填充有高质量的单晶。 阱材料可以用相邻的衬底区域平坦化。 n型pin结构可以由阱材料或从第二外延阱与由衬底制造的p型pin结构串联。

公开(公告)号：KR20180021106A

公开(公告)日：2018-02-28

申请号：KR20187002082

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： LE VAN H ,  DEWEY GILBERT ,  CHU KUNG BENJAMIN ,  AGRAWAL ASHISH ,  METZ MATTHEW V ,  RACHMADY WILLY ,  FRENCH MARC C ,  KAVALIEROS JACK T ,  RIOS RAFAEL ,  KIM SEIYON ,  SUNG SEUNG HOON ,  GARDNER SANAZ K ,  POWERS JAMES M ,  TAFT SHERRY R

IPC: H01L29/66 ,  H01L29/10 ,  H01L29/73 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/785

Abstract: 방법이기판상의접합영역들사이에디바이스의비-평면도전채널을형성하는단계 - 기판은그 채널밑에차단재료를포함하며, 차단재료는캐리어누설을억제하는성질을포함함 - ; 및그 채널상에게이트스택 - 게이트스택은유전체재료와게이트전극을포함함 - 을형성하는단계를포함한다. 방법이반도체기판상에버퍼재료 - 버퍼재료는기판과상이한격자구조를포함하는반도체재료를포함함 - 를형성하는단계; 버퍼재료상에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를형성하는단계; 및기판상에트랜지스터디바이스를형성하는단계를포함한다. 장치가채널밑에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를포함하는기판상에배치된채널을포함하는트랜지스터디바이스를포함하는, 기판상의비-평면멀티-게이트디바이스를포함한다.

Abstract translation: 所述方法包括以下步骤：在衬底上的结区之间形成器件的非平面导电沟道，所述衬底在所述沟道下方包括阻挡材料，并且所述阻挡材料包括抑制载流子泄漏的特性; 并且其中沟道上的栅极堆叠栅极堆叠包括电介质材料和栅极电极。 所述方法包括在半导体衬底上形成缓冲材料，所述缓冲材料包括含有不同于所述衬底的晶格结构的半导体材料; 在缓冲材料上形成阻挡材料，阻挡材料包括抑制载流子泄漏的特性; 并在衬底上形成晶体管器件。 所述衬底上的栅极器件包括晶体管器件，所述晶体管器件包括设置在衬底上的沟道，所述衬底包括在所述沟道下方包括阻挡材料的器件和所述阻挡材料， 。

公开(公告)号：KR20180021158A

公开(公告)日：2018-02-28

申请号：KR20187002564

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： KIM SEIYON ,  BHIMARASETTI GOPINATH ,  RIOS RAFAEL ,  KAVALIEROS JACK T ,  GHANI TAHIR ,  MURTHY ANAND S ,  MEHANDRU RISHABH

IPC: H01L29/66 ,  H01L27/12 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/785

Abstract: 기판상에멀티-게이트디바이스의비-평면형도전성채널을형성하는단계 - 채널은기판의표면에서의베이스로부터정의된높이치수를포함함 -; 채널의전체부분보다작은부분을변형시키는단계; 및채널상에게이트스택을형성하는단계 - 게이트스택은유전체재료및 게이트전극을포함함 - 를포함하는방법이개시된다. 도전성부분및 산화된부분을정의하는높이치수를포함하는채널, 및채널상에배치되는게이트스택을포함하는, 기판상의비-평면형멀티-게이트디바이스를포함하고, 게이트스택은유전체재료및 게이트전극을포함하는장치가개시된다.

Abstract translation: 在所述衬底上形成所述多栅极器件的非平面导电沟道，所述沟道包括在所述衬底的所述表面处从所述基底限定的高度尺寸; 变换比信道的整个部分小的部分; 并且在沟道上形成栅叠层，栅叠层包括介电材料和栅电极。 导电部分和一栅极堆叠设置在通道中的氧化部分，和信道相位，包括高度尺寸，其限定，所述基板的比，平面多包括一个栅极器件中，栅叠层是介电材料和栅极电极 包括该装置的装置被公开。

公开(公告)号：KR20180021157A

公开(公告)日：2018-02-28

申请号：KR20187002563

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： KAVALIEROS JACK T ,  MOHAPATRA CHANDRA S ,  MURTHY ANAND S ,  RACHMADY WILLY ,  METZ MATTHEW V ,  DEWEY GILBERT ,  GHANI TAHIR ,  KENNEL HAROLD W

IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/8258 ,  H01L29/66

CPC classification number: H01L29/78 ,  H01L21/8258 ,  H01L27/0924 ,  H01L29/66803

Abstract: 모놀리식 finFET는제2 III-V족족 화합물반도체상에배치된제1 III-V족족 화합물반도체재료내에다수캐리어채널을포함한다. 희생게이트스택과같은, 마스크가채널영역을커버하는동안, 양쪽성도펀트의소스가노출된핀 측벽들위쪽에퇴적되고제1 III-V족화합물반도체재료내로확산된다. 양쪽성도펀트는제1 III-V족재료내에서는도너로서, 제2 III-V족재료내에서는억셉터로서우선적으로활성화되어, 제1 및제2 III-V족재료들사이의 p-n 접합을갖는트랜지스터팁 도핑을제공한다. 측방스페이서는핀의팁 부분을커버하도록퇴적된다. 마스크또는스페이서에의해커버되지않은핀의영역들내의소스/드레인영역들은팁 영역을통해채널에전기적으로결합한다. 채널마스크는게이트스택으로대체된다.

Abstract translation: 单片finFET包括设置在第二III-V族化合物半导体上的第一III-V族化合物半导体材料中的多数载流子沟道。 在掩模覆盖沟道区域（例如牺牲栅极叠层）时，两亲性掺杂剂的源极沉积在暴露的鳍状物侧壁上方并且扩散到第一III-V族化合物半导体材料中。 两性掺杂物的第一III-V族中的材料供体，2 III-V族中的材料优选地被激活作为受体，具有2 III-V族材料之间的第一mitje pn结的晶体管 提供小费兴奋剂。 沉积横向间隔物以覆盖销的尖端部分。 未被掩模或隔离物覆盖的引脚区域中的源极/漏极区域通过尖端区域电耦合到沟道。 通道掩模由栅极堆栈取代。