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    FLASH MEMORY DEVICE
    1.
    发明专利
    FLASH MEMORY DEVICE 失效

    公开(公告)号：JPH07105072A

    公开(公告)日：1995-04-21

    申请号：JP15064494

    申请日：1994-06-09

    Applicant: INTEL CORP

    Inventor： FANDRICH MICKEY L ,  JUNGROTH OWEN ,  RASHID MAMUN ,  DURANTE RICHARD J

    IPC: G06F12/00 ,  G06F12/06 ,  G11C16/02 ,  G11C16/06

    Abstract: PURPOSE: To improve the throughput of programming to a flash memory device by sharing a page buffer circuit between a flash array controller circuit and a user. CONSTITUTION: A page buffer circuit 70 is composed of planes A and B, and in this case, the planes A and B respectively mount static random access memory(SRAM) arrays. Further, the page buffer circuit 70 has a mode control circuit for enabling access through a host bus to the planes A and B in a user mode and access to the planes A and B depending on a flash array controller in a flash array controller mode.

    LATENCY NORMALIZATION BY BALANCING EARLY AND LATE CLOCKS
    2.
    发明申请
    LATENCY NORMALIZATION BY BALANCING EARLY AND LATE CLOCKS 审中-公开
    通过平衡早期和时间来暂时标准化

    公开(公告)号：WO2006036569A3

    公开(公告)日：2006-06-08

    申请号：PCT/US2005032927

    申请日：2005-09-13

    Applicant: INTEL CORP ,  TO HING ,  SALMON JOE ,  RASHID MAMUN

    Inventor： TO HING ,  SALMON JOE ,  RASHID MAMUN

    IPC: G06F1/10

    CPC classification number: G06F1/10

    Abstract: A method, apparatus, and system are disclosed. In one embodiment the method comprises inputting an early clock signal and a late clock signal to a memory device and generating an average clock signal for the memory device by averaging the early clock signal and the late clock signal.

    Abstract translation: 公开了一种方法，装置和系统。 在一个实施例中，该方法包括将早期时钟信号和后期时钟信号输入到存储器件，并通过对早期时钟信号和后期时钟信号进行平均来产生存储器件的平均时钟信号。

    Reaktionszeitnormierung durch ausgleichen voreilender und nacheilender Takte
    5.
    发明专利
    Reaktionszeitnormierung durch ausgleichen voreilender und nacheilender Takte 未知

    公开(公告)号：DE112005002333B4

    公开(公告)日：2015-04-09

    申请号：DE112005002333

    申请日：2005-09-13

    Applicant: INTEL CORP

    Inventor： TO HING ,  SALMON JOE ,  RASHID MAMUN

    IPC: G11C7/22 ,  G06F1/10

    Abstract: Vorrichtung, umfassend: eine von einem Memory Controller Hub (MCH) (200) ausgehende Taktsignalleiterbahn (202); und eine Speichervorrichtung (214, 218, 222), welche sich auf einem Speichermodul (204) befindet, wobei das Speichermodul (204) von dem MCH (200) getrennt ist, wobei die Speichervorrichtung (214, 218, 222) betriebsfähig ist, um: ein voreilendes Taktsignal (212) von der Taktsignalleiterbahn (202) und ein nacheilendes Taktsignal (228) von der Taktsignalleiterbahn zu empfangen; eine Taktsequenz des voreilenden Signals zu bestimmen, eine Taktsequenz des nacheilenden Signals zu bestimmen, und ein gemitteltes Taktsignal zu erzeugen, das eine Taktsequenz aufweist, die in der Mitte zwischen der Taktsequenz des voreilenden Signals und der Taktsequenz des nacheilenden Signals liegt; und einen auf dem Speichermodul (204) befindlichen Terminierungswiderstand (236) an dem Ende der Taktsignalleiterbahn (202), um das Taktsignal zu terminieren, nachdem die Speichervorrichtung (214, 218, 222) sowohl das voreilende als auch das nacheilende Taktsignal (212, 228) empfangen hat.

    Modular memory controller clocking architecture
    9.
    发明专利
    Modular memory controller clocking architecture 未知

    公开(公告)号：GB2445260B

    公开(公告)日：2008-12-10

    申请号：GB0724806

    申请日：2007-12-19

    Applicant: INTEL CORP

    Inventor： TO HING Y ,  RASHID MAMUN

    IPC: H03L7/081 ,  H04L7/033

    Abstract: According to one embodiment, a memory controller is disclosed. The memory controller includes a phase locked loop (PLL) to generate a differential reference clock and a first clocking component coupled to the PLL. The first clocking component includes a first delay locked loop (DLL) to receive the reference clock and to generate transmit and receive delay de-skew clock signals, a first set of phase interpolators to provide data transmit de-skewing and a first set of slave delay lines to provide data receive de-skewing.

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