公开(公告)号：DE112006002608B4

公开(公告)日：2012-12-27

申请号：DE112006002608

申请日：2006-09-26

Applicant: INTEL CORP

Inventor： MCCALL JAMES ,  SALMON JOE

IPC: G06F1/26 ,  H02J1/02

Abstract: Eine Ausführungsform kann einen Zähler zum Liefern eines Zählwerts, eine mit dem Zähler verbundene Aktivierungslogik und eine mit der Aktivierungslogik verbundene Schaltung aufweisen, die ein- oder ausgeschaltet wird, wenn der Zählwert außerhalb einer Resonanzbandbreite für die ein- oder auszuschaltende Schaltung liegt. Eine Ausführungsform kann ein Verfahren zum Initialisieren eines Zählers, während die Schaltung im Standby-Betrieb ist, zum Ablesen des Zählers und zum Einschalten der Schaltung, wenn der Zähler keine Resonanzbandbreite anzeigt, umfassen. Eine Ausführungsform kann ein System mit einem Gerät mit einem Stromversorgungsnetz zum Abgeben von Strom, einer mit dem Gerät verbundenen Verbindung zum elektrischen Kommunizieren mit dem Gerät und einer mit der Verbindung verbundenen Steuerschaltung zum Einschränken des Ein- oder Ausschaltens der Verbindung bei einer Resonanzfrequenz des Stromversorgungsnetzes sein.

公开(公告)号：DE112006002559B4

公开(公告)日：2010-04-29

申请号：DE112006002559

申请日：2006-10-26

Applicant: INTEL CORP

Inventor： MOHANAVELU RAVINDRAN ,  MARTIN AARON ,  KESLING DAWSON ,  SALMON JOE ,  RASHID MAMUN UR

IPC: G06F1/10

Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses for a clocking architecture using a bidirectional clock. In an embodiment, a chip includes a bidirectional clock port capable of being statically configured to receive or to transmit a reference clock. In one embodiment, the chip includes a first port to receive data and a second port, wherein the chip repeats at least a portion of the data that it receives on the first port to a transmitter at the second port. Other embodiments are described and claimed.

公开(公告)号：DE112005002333T5

公开(公告)日：2007-08-16

申请号：DE112005002333

申请日：2005-09-13

Applicant: INTEL CORP

Inventor： TO HING ,  SALMON JOE ,  RASHID MAMUN

IPC: G06F1/10

Abstract: A method, apparatus, and system are disclosed. In one embodiment the method comprises inputting an early clock signal and a late clock signal to a memory device and generating an average clock signal for the memory device by averaging the early clock signal and the late clock signal.

公开(公告)号：WO2007041151A3

公开(公告)日：2007-12-13

申请号：PCT/US2006037642

申请日：2006-09-26

Applicant: INTEL CORP ,  MCCALL JAMES ,  SALMON JOE

Inventor： MCCALL JAMES ,  SALMON JOE

IPC: G06F1/26 ,  H02J1/02

CPC classification number: G06F1/26

Abstract: An embodiment may comprise a counter to provide a count value, enable logic coupled with the counter, and circuitry coupled with the enable logic, the circuitry to be powered up or down if the counter value is outside of a resonance bandwidth for the circuitry to be powered up or down. An embodiment may comprise a method of initializing a counter while circuitry is placed in a standby mode, reading the counter, and powering up the circuitry if the counter does not indicate a resonance bandwidth. An embodiment may be a system comprising a device including a power delivery network to deliver power, a link coupled with the device, the link to electrically communicate with the device, and control circuitry coupled with the link, the control circuitry to limit the link from powering up or down at a resonant frequency of the power delivery network.

Abstract translation: 一个实施例可以包括计数器以提供计数值，启用与计数器耦合的逻辑，以及与使能逻辑耦合的电路，如果计数器值在电路的谐振带宽之外，则上电或下电的电路 上电或下电 实施例可以包括在电路处于待机模式时初始化计数器的方法，读取计数器以及如果计数器不指示谐振带宽则为电路供电。 一个实施例可以是包括一个设备的系统，该设备包括用于传送电力的功率输送网络，与该设备耦合的链路，该链路与该设备电连通，以及与该链路耦合的控制电路，该控制电路将该链路从 在供电网络的谐振频率下上电或下电。

公开(公告)号：WO2007050882A2

公开(公告)日：2007-05-03

申请号：PCT/US2006041991

申请日：2006-10-26

Applicant: INTEL CORP ,  MOHANAVELU RAVINDRAN ,  MARTIN AARON ,  KESLING DAWSON ,  SALMON JOE ,  UR RASHID MAMUN

Inventor： MOHANAVELU RAVINDRAN ,  MARTIN AARON ,  KESLING DAWSON ,  SALMON JOE ,  UR RASHID MAMUN

IPC: G06F1/10

CPC classification number: G06F1/04 ,  G06F1/10

Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses for a clocking architecture using a bidirectional clock. In an embodiment, a chip includes a bidirectional clock port capable of being statically configured to receive or to transmit a reference clock. In one embodiment, the chip includes a first port to receive data and a second port, wherein the chip repeats at least a portion of the data that it receives on the first port to a transmitter at the second port. Other embodiments are described and claimed.

Abstract translation: 本发明的实施例通常涉及用于使用双向时钟的时钟架构的系统，方法和设备。 在一个实施例中，芯片包括能够被静态配置为接收或发送参考时钟的双向时钟端口。 在一个实施例中，芯片包括用于接收数据的第一端口和第二端口，其中芯片重复在第一端口上向第二端口处的发射器接收的数据的至少一部分。 描述并要求保护其他实施例。

公开(公告)号：WO2006036569A3

公开(公告)日：2006-06-08

申请号：PCT/US2005032927

申请日：2005-09-13

Applicant: INTEL CORP ,  TO HING ,  SALMON JOE ,  RASHID MAMUN

Inventor： TO HING ,  SALMON JOE ,  RASHID MAMUN

IPC: G06F1/10

CPC classification number: G06F1/10

Abstract: A method, apparatus, and system are disclosed. In one embodiment the method comprises inputting an early clock signal and a late clock signal to a memory device and generating an average clock signal for the memory device by averaging the early clock signal and the late clock signal.

Abstract translation: 公开了一种方法，装置和系统。 在一个实施例中，该方法包括将早期时钟信号和后期时钟信号输入到存储器件，并通过对早期时钟信号和后期时钟信号进行平均来产生存储器件的平均时钟信号。

公开(公告)号：GB2442410B

公开(公告)日：2010-10-20

申请号：GB0801694

申请日：2006-09-26

Applicant: INTEL CORP

Inventor： MCCALL JAMES ,  SALMON JOE

IPC: G06F1/26 ,  H02J1/02

Abstract: An embodiment may comprise a counter to provide a count value, enable logic coupled with the counter, and circuitry coupled with the enable logic, the circuitry to be powered up or down if the counter value is outside of a resonance bandwidth for the circuitry to be powered up or down. An embodiment may comprise a method of initializing a counter while circuitry is placed in a standby mode, reading the counter, and powering up the circuitry if the counter does not indicate a resonance bandwidth. An embodiment may be a system comprising a device including a power delivery network to deliver power, a link coupled with the device, the link to electrically communicate with the device, and control circuitry coupled with the link, the control circuitry to limit the link from powering up or down at a resonant frequency of the power delivery network.

公开(公告)号：DE112006002608T5

公开(公告)日：2008-08-21

申请号：DE112006002608

申请日：2006-09-26

Applicant: INTEL CORP

Inventor： MCCALL JAMES ,  SALMON JOE

IPC: G06F1/26 ,  H02J1/02

Abstract: An embodiment may comprise a counter to provide a count value, enable logic coupled with the counter, and circuitry coupled with the enable logic, the circuitry to be powered up or down if the counter value is outside of a resonance bandwidth for the circuitry to be powered up or down. An embodiment may comprise a method of initializing a counter while circuitry is placed in a standby mode, reading the counter, and powering up the circuitry if the counter does not indicate a resonance bandwidth. An embodiment may be a system comprising a device including a power delivery network to deliver power, a link coupled with the device, the link to electrically communicate with the device, and control circuitry coupled with the link, the control circuitry to limit the link from powering up or down at a resonant frequency of the power delivery network.

公开(公告)号：GB2432692A

公开(公告)日：2007-05-30

申请号：GB0700387

申请日：2005-09-13

Applicant: INTEL CORP

Inventor： TO HING ,  SALMON JOE ,  RASHID MAMUN

IPC: G06F1/10

Abstract: A method, apparatus, and system are disclosed. In one embodiment the method comprises inputting an early clock signal and a late clock signal to a memory device and generating an average clock signal for the memory device by averaging the early clock signal and the late clock signal.

公开(公告)号：DE112005002333B4

公开(公告)日：2015-04-09

申请号：DE112005002333

申请日：2005-09-13

Applicant: INTEL CORP

Inventor： TO HING ,  SALMON JOE ,  RASHID MAMUN

IPC: G11C7/22 ,  G06F1/10

Abstract: Vorrichtung, umfassend: eine von einem Memory Controller Hub (MCH) (200) ausgehende Taktsignalleiterbahn (202); und eine Speichervorrichtung (214, 218, 222), welche sich auf einem Speichermodul (204) befindet, wobei das Speichermodul (204) von dem MCH (200) getrennt ist, wobei die Speichervorrichtung (214, 218, 222) betriebsfähig ist, um: ein voreilendes Taktsignal (212) von der Taktsignalleiterbahn (202) und ein nacheilendes Taktsignal (228) von der Taktsignalleiterbahn zu empfangen; eine Taktsequenz des voreilenden Signals zu bestimmen, eine Taktsequenz des nacheilenden Signals zu bestimmen, und ein gemitteltes Taktsignal zu erzeugen, das eine Taktsequenz aufweist, die in der Mitte zwischen der Taktsequenz des voreilenden Signals und der Taktsequenz des nacheilenden Signals liegt; und einen auf dem Speichermodul (204) befindlichen Terminierungswiderstand (236) an dem Ende der Taktsignalleiterbahn (202), um das Taktsignal zu terminieren, nachdem die Speichervorrichtung (214, 218, 222) sowohl das voreilende als auch das nacheilende Taktsignal (212, 228) empfangen hat.