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    Satisfying memory ordering requirements between partial reads and non-snoop accesses
    1.
    发明专利
    Satisfying memory ordering requirements between partial reads and non-snoop accesses 有权
    在部分阅读和非SNOOP访问之间满足记忆订购要求

    公开(公告)号：JP2013080512A

    公开(公告)日：2013-05-02

    申请号：JP2012284915

    申请日：2012-12-27

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： BEERS ROBERT H ,  CHOU CHING-TSUN ,  SAFRANEK ROBERT J

    IPC: G06F12/08

    CPC classification number: G06F12/0831 ,  G06F12/0813 ,  G06F2212/621

    Abstract: PROBLEM TO BE SOLVED: To provide a method and apparatus for preserving memory ordering in a cache coherent link based interconnect in light of partial and non-coherent memory accesses.SOLUTION: When a conflict associated with a partial memory access, such as a partial write, is detected, a write-back phase is inserted at the conflict phase to write-back the partial data to a home agent. Examples messages to insert a write-back phase at a conflict phase include an Acknowledge Conflict Write-back message to acknowledge a conflict and to provide: a write-back marker at the beginning of the conflict phase; a write-back marker message before the conflict phase; a write-back marker message within the conflict phase; and a write-back marker message and a postable message after the conflict phase.

    Abstract translation: 要解决的问题：提供一种根据部分和非相干存储器访问在基于高速缓存相干链路的互连中保持存储器排序的方法和装置。 解决方案：当检测到与部分存储器访问（例如部分写入）相关联的冲突时，在冲突阶段插入回写阶段以将部分数据回写到归属代理。 在冲突阶段插入回写阶段的示例消息包括确认冲突回写消息以确认冲突并提供：冲突阶段开始时的回写标记; 在冲突阶段之前的回写标记消息; 冲突阶段内的回写标记消息; 以及在冲突阶段之后的回写标记消息和可发布消息。 版权所有（C）2013，JPO＆INPIT

    Reducing packet size in communication protocol
    2.
    发明专利
    Reducing packet size in communication protocol 有权
    减少通信协议中的分组大小

    公开(公告)号：JP2011211711A

    公开(公告)日：2011-10-20

    申请号：JP2011070696

    申请日：2011-03-28

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： MANNAVA PHANINDRA K ,  NAGPAL HARI K ,  CHINTHAMANI MEENAKSHISUNDARAM R ,  SAFRANEK ROBERT J

    IPC: H04L29/06 ,  G06F13/00

    CPC classification number: H04L67/2842 ,  H04L65/607

    Abstract: PROBLEM TO BE SOLVED: To solve the problem wherein a fixed data packet size may unnecessarily consume interconnected bandwidth.SOLUTION: In one embodiment, the present invention includes a processor that can generate data packets for transmission to an agent, where the processor can generate a data packet having a command portion that includes a first operation code for encoding a transaction type for the data packet and a second operation code to encode a processor-specific operation. The second operation code can encode many different features, such as, an indication that the data packet is of a smaller size than a standard packet and is able to reduce the bandwidth. This operation code can also identify then operation to be performed by a destination agent coupled to the agent.

    Abstract translation: 要解决的问题：为了解决固定数据分组大小可能不必要地消耗互连带宽的问题。解决方案：在一个实施例中，本发明包括可以生成用于传输到代理的数据分组的处理器，其中处理器可以生成 数据分组具有包括用于编码数据分组的交易类型的第一操作码的命令部分和用于编码处理器特定操作的第二操作码。 第二操作码可以编码许多不同的特征，诸如数据包的尺寸比标准包更小的指示，并且能够减少带宽。 该操作代码还可以识别要由耦合到代理的目的地代理执行的操作。

    Satisfaction of requirements for memory sequencing between partial reading and non snoop access
    3.
    发明专利
    Satisfaction of requirements for memory sequencing between partial reading and non snoop access 有权
    满足部分阅读和非SNOOP访问之间的记忆序列要求的满意度

    公开(公告)号：JP2010015572A

    公开(公告)日：2010-01-21

    申请号：JP2009159799

    申请日：2009-07-06

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： BEERS ROBERT H ,  CHOU CHING-TSUN ,  SAFRANEK ROBERT J ,  VASH JAMES

    IPC: G06F12/08

    CPC classification number: G06F12/0833 ,  G06F12/0806 ,  G06F12/0813 ,  G06F12/0824 ,  G06F12/0831 ,  G06F12/128 ,  G06F2212/2542 ,  G06F2212/62 ,  G06F2212/621 ,  G06F2212/69 ,  H04L67/28 ,  H04L67/2842

    Abstract: PROBLEM TO BE SOLVED: To provide a method and device which can hold memory sequencing for interconnection based on cache coherence link from a view point of partial and non coherent memory access.
    SOLUTION: For example, partial memory access such as a partial reading is carried out by using a readout invalidation message and/or snoop invalidation message. When a peer node receives the snoop invalidation message for referring to data from a request node, the peer node invalidates a cache line related to the data and does not transfer the data directly to the request node. For example, when the peer node holds the cache line referred to in a modified coherence state, the peer node responds to the receipt of the snoop invalidation message and writes back the data to a home node.
    COPYRIGHT: (C)2010,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种可以基于来自部分和非相干存储器访问的视点的高速缓存一致性链路来保持用于互连的存储器排序的方法和装置。 解决方案：例如，通过使用读出的无效消息和/或窥探无效消息来执行诸如部分读取的部分存储器访问。 当对等节点接收到用于引用来自请求节点的数据的窥探无效消息时，对等节点使与数据相关的高速缓存行无效，并且不将数据直接传送到请求节点。 例如，当对等节点保持以修改的相干状态所引用的高速缓存行时，对等节点响应窥探无效消息的接收并将数据写回归属节点。 版权所有（C）2010，JPO＆INPIT

    Satisfying memory ordering requirement between partial write and non-snoop access
    4.
    发明专利
    Satisfying memory ordering requirement between partial write and non-snoop access 有权
    满足部分写入和非SNOOP访问之间的记忆订购要求

    公开(公告)号：JP2010027048A

    公开(公告)日：2010-02-04

    申请号：JP2009159801

    申请日：2009-07-06

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： BEERS ROBERT H ,  CHOU CHING-TSUN ,  SAFRANEK ROBERT J

    IPC: G06F12/08 ,  G06F13/42

    CPC classification number: G06F12/0831 ,  G06F12/0813 ,  G06F2212/621

    Abstract: PROBLEM TO BE SOLVED: To provide a method and apparatus for preserving memory ordering in interconnection based on a cache coherent link in light of partial and non-coherent memory accesses. SOLUTION: When a conflict associated with a partial memory access such as a partial write is detected, for instance, a write-back phase is inserted at the conflict phase to write back the partial data to a home agent. Examples of messages to insert the write-back phase at the conflict phase include an Acknowledge Conflict Write-back message to acknowledge a conflict and provide a write-back marker at the beginning of the conflict phase, a write-back marker message before the conflict phase, a write-back marker message within the conflict phase, a write-back marker message after the conflict phase and a postable message after the conflict phase. COPYRIGHT: (C)2010,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种基于部分和非相干存储器访问的基于高速缓存相干链路来保持互连中的存储器排序的方法和装置。 解决方案：当检测到与部分存储器访问相关联的冲突（例如部分写入）时，例如，在冲突阶段插入回写阶段以将部分数据写回归属代理。 在冲突阶段插入回写阶段的消息的示例包括确认冲突回写消息以确认冲突并在冲突阶段开始时提供回写标记，冲突之前的回写标记消息 冲突阶段之间的回写标记消息，冲突阶段之后的回写标记消息以及冲突阶段之后的可发布消息。 版权所有（C）2010，JPO＆INPIT

    TUNNELING PLATFORM MANAGEMENT MESSAGES THROUGH INTER-PROCESSOR INTERCONNECTS
    5.
    发明申请
    TUNNELING PLATFORM MANAGEMENT MESSAGES THROUGH INTER-PROCESSOR INTERCONNECTS 审中-公开
    通过互联网互连连接隧道式平台管理信息

    公开(公告)号：WO2014004021A3

    公开(公告)日：2014-05-22

    申请号：PCT/US2013044500

    申请日：2013-06-06

    Applicant: INTEL CORP ,  CHANG LUKE ,  NATU MAHESH S ,  VASH JAMES R ,  SEBOT MICHELLE M ,  SAFRANEK ROBERT J

    Inventor： CHANG LUKE ,  NATU MAHESH S ,  VASH JAMES R ,  SEBOT MICHELLE M ,  SAFRANEK ROBERT J

    IPC: G06F15/163

    CPC classification number: G06F13/20 ,  G06F15/17 ,  G06F2213/0026

    Abstract: Methods and apparatus for tunneling platform management messages through inter-processor interconnects. Platform management messages are received from a management entity such as a management engine (ME) at a management component of a first processor targeted for a managed device operatively coupled to a second processor. Management message content is encapsulated in a tunnel message that is tunneled from the first processor to a second management component in the second processor via a socket-to-socket interconnect link between the processors. Once received at the second management component the encapsulated management message content is extracted and the original management message is recreated. The recreated management message is then used to manage the targeted device in a manner similar to if the ME was directly connected to the second processor. The disclosed techniques enable management of platform devices operatively coupled to processors in a multi-processor platform via a single management entity.

    Abstract translation: 通过处理器互连隧道化平台管理消息的方法和装置。 从管理实体（诸如管理引擎（ME））处接收平台管理消息，该管理引擎（ME）处于针对可操作地耦合到第二处理器的被管理设备的第一处理器的管理组件。 管理消息内容被封装在隧道消息中，隧道消息通过处理器之间的套接字到套接字互连链路从第一处理器隧道传送到第二处理器中的第二管理组件。 一旦在第二管理组件被接收到，则提取封装的管理消息内容，并重新创建原始管理消息。 然后，重新创建的管理消息用于以与ME直接连接到第二处理器相似的方式来管理目标设备。 所公开的技术使得能够经由单个管理实体来管理与多处理器平台中的处理器可操作地耦合的平台设备。

    IMPLEMENTING QUICKPATH INTERCONNECT PROTOCOL OVER A PCIe INTERFACE
    6.
    发明申请
    IMPLEMENTING QUICKPATH INTERCONNECT PROTOCOL OVER A PCIe INTERFACE 审中-公开
    通过PCIe接口实现快速互连协议

    公开(公告)号：WO2012040648A3

    公开(公告)日：2012-06-28

    申请号：PCT/US2011053128

    申请日：2011-09-23

    Applicant: INTEL CORP ,  SAFRANEK ROBERT J ,  DAS SHARMA DEBENDRA ,  SRINIVASA GANAPATI N

    Inventor： SAFRANEK ROBERT J ,  DAS SHARMA DEBENDRA ,  SRINIVASA GANAPATI N

    IPC: H04L29/06 ,  G06F13/14 ,  H04L29/10

    CPC classification number: G06F12/0835

    Abstract: Methods and apparatus for implementing the Intel QuickPath Interconnect® (QPI) protocol over a PCIe interface. The upper layers of the QPI protocol are implemented over a physical layer of the PCIe interface via use of QPI data bit mappings onto corresponding PCIe x16, x8, and x4 lane configurations. A QPI link layer to PCIe physical layer interface is employed to abstract the QPI link, routing, and protocol layers from the underlying PCIe physical layer (and corresponding PCIe interface circuitry), enabling QPI protocol messages to be employed over PCIe hardware. Thus, QPI functionality, such as support for coherent memory transactions, may be implemented over PCIe interface circuitry.

    Abstract translation: 通过PCIe接口实现英特尔®QuickPathInterconnect®（QPI）协议的方法和设备。 通过使用QPI数据位映射到相应的PCIe x16，x8和x4通道配置，QPI协议的上层通过PCIe接口的物理层实现。 采用QPI链路层到PCIe物理层接口从底层PCIe物理层（和相应的PCIe接口电路）抽取QPI链路，路由和协议层，从而使QPI协议消息能够在PCIe硬件上采用。 因此，诸如支持相干存储器事务的QPI功能可以通过PCIe接口电路来实现。

    MULTICHIP PACKAGE LINK
    8.
    发明公开
    MULTICHIP PACKAGE LINK 审中-公开
    多芯片PAKETVERBINDUNG

    公开(公告)号：EP3087491A4

    公开(公告)日：2017-08-30

    申请号：EP13900085

    申请日：2013-12-26

    Applicant: INTEL CORP

    Inventor： WU ZUOGUO J ,  WAGH MAHESH ,  DAS SHARMA DEBENDRA ,  PASDAST GERALD S ,  AYYASAMY ANANTHAN ,  LI XIAOBEI ,  BLANKENSHIP ROBERT G ,  SAFRANEK ROBERT J

    IPC: G06F13/14 ,  G06F13/38

    CPC classification number: G06F13/4282 ,  G06F13/124 ,  G06F13/4273 ,  G06F15/173 ,  Y02D10/14 ,  Y02D10/151

    Abstract: Physical layer logic is provided that is to receive data on one or more data lanes of a physical link, receive a valid signal on another of the lanes of the physical link identifying that valid data is to follow assertion of the valid signal on the one or more data lanes, and receive a stream signal on another of the lanes of the physical link identifying a type of the data on the one or more data lanes.

    Abstract translation: 提供物理层逻辑，其用于在物理链路的一个或多个数据通道上接收数据，在物理链路的另一个通道上接收有效信号，以识别有效数据将跟随一个有效信号的断言，或者 更多数据通道，并且在识别一个或多个数据通道上的数据的类型的物理链路的另一个通道上接收流信号。

    Implementierung eines Quickpath Interconnect-Protokolls auf einer PCIe-Schnittstelle
    9.
    发明专利
    Implementierung eines Quickpath Interconnect-Protokolls auf einer PCIe-Schnittstelle 未知

    公开(公告)号：DE112011103207T5

    公开(公告)日：2013-08-14

    申请号：DE112011103207

    申请日：2011-09-23

    Applicant: INTEL CORP

    Inventor： SAFRANEK ROBERT J ,  DAS SHARMA DEBENDRA ,  SRINIVASA GANAPATI N

    IPC: H04L29/06 ,  G06F13/14 ,  H04L29/10

    Abstract: Verfahren und Vorrichtungen zum Implementieren des Intel QuickPath Interconnect®(QPI)-Protokolls auf einer PCIe-Schnittstelle werden beschrieben. Die oberen Schichten des QPI-Protokolls werden auf einer Bitübertragungsschicht der PCIe-Schnittstelle durch Verwendung von QPI-Datenbitabbildungen auf entsprechende PCIe x16, x8 und x4-Spürkonfigurationen implementiert. Eine Schnittstelle einer QPI-Sicherungsschicht zu einer PCIe-Bitübertragungsschicht wird verwendet, um die QPI-Sicherungs-, Routing- und Protokoll-Schichten von der zugrunde liegenden PCIe-Bitübertragungsschicht (und entsprechender PCIe-Schnittstellenschaltung) zu abstrahieren, wodurch möglich wird, dass QPI-Protokollnachrichten auf PCIe-Hardware verwendet werden. Somit kann die QPI-Funktionalität, wie z. B. eine Unterstützung für kohärente Speichertransaktionen, auf einer PCIe-Schnittstellenschaltung implementiert werden.

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