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    Implementierung eines Quickpath Interconnect-Protokolls auf einer PCIe-Schnittstelle
    2.
    发明专利
    Implementierung eines Quickpath Interconnect-Protokolls auf einer PCIe-Schnittstelle 未知

    公开(公告)号：DE112011103207T5

    公开(公告)日：2013-08-14

    申请号：DE112011103207

    申请日：2011-09-23

    Applicant: INTEL CORP

    Inventor： SAFRANEK ROBERT J ,  DAS SHARMA DEBENDRA ,  SRINIVASA GANAPATI N

    IPC: H04L29/06 ,  G06F13/14 ,  H04L29/10

    Abstract: Verfahren und Vorrichtungen zum Implementieren des Intel QuickPath Interconnect®(QPI)-Protokolls auf einer PCIe-Schnittstelle werden beschrieben. Die oberen Schichten des QPI-Protokolls werden auf einer Bitübertragungsschicht der PCIe-Schnittstelle durch Verwendung von QPI-Datenbitabbildungen auf entsprechende PCIe x16, x8 und x4-Spürkonfigurationen implementiert. Eine Schnittstelle einer QPI-Sicherungsschicht zu einer PCIe-Bitübertragungsschicht wird verwendet, um die QPI-Sicherungs-, Routing- und Protokoll-Schichten von der zugrunde liegenden PCIe-Bitübertragungsschicht (und entsprechender PCIe-Schnittstellenschaltung) zu abstrahieren, wodurch möglich wird, dass QPI-Protokollnachrichten auf PCIe-Hardware verwendet werden. Somit kann die QPI-Funktionalität, wie z. B. eine Unterstützung für kohärente Speichertransaktionen, auf einer PCIe-Schnittstellenschaltung implementiert werden.

    IMPLEMENTING QUICKPATH INTERCONNECT PROTOCOL OVER A PCIe INTERFACE
    3.
    发明申请
    IMPLEMENTING QUICKPATH INTERCONNECT PROTOCOL OVER A PCIe INTERFACE 审中-公开
    通过PCIe接口实现快速互连协议

    公开(公告)号：WO2012040648A3

    公开(公告)日：2012-06-28

    申请号：PCT/US2011053128

    申请日：2011-09-23

    Applicant: INTEL CORP ,  SAFRANEK ROBERT J ,  DAS SHARMA DEBENDRA ,  SRINIVASA GANAPATI N

    Inventor： SAFRANEK ROBERT J ,  DAS SHARMA DEBENDRA ,  SRINIVASA GANAPATI N

    IPC: H04L29/06 ,  G06F13/14 ,  H04L29/10

    CPC classification number: G06F12/0835

    Abstract: Methods and apparatus for implementing the Intel QuickPath Interconnect® (QPI) protocol over a PCIe interface. The upper layers of the QPI protocol are implemented over a physical layer of the PCIe interface via use of QPI data bit mappings onto corresponding PCIe x16, x8, and x4 lane configurations. A QPI link layer to PCIe physical layer interface is employed to abstract the QPI link, routing, and protocol layers from the underlying PCIe physical layer (and corresponding PCIe interface circuitry), enabling QPI protocol messages to be employed over PCIe hardware. Thus, QPI functionality, such as support for coherent memory transactions, may be implemented over PCIe interface circuitry.

    Abstract translation: 通过PCIe接口实现英特尔®QuickPathInterconnect®（QPI）协议的方法和设备。 通过使用QPI数据位映射到相应的PCIe x16，x8和x4通道配置，QPI协议的上层通过PCIe接口的物理层实现。 采用QPI链路层到PCIe物理层接口从底层PCIe物理层（和相应的PCIe接口电路）抽取QPI链路，路由和协议层，从而使QPI协议消息能够在PCIe硬件上采用。 因此，诸如支持相干存储器事务的QPI功能可以通过PCIe接口电路来实现。

    6.
    发明专利
    未知

    公开(公告)号：DE112006003081T5

    公开(公告)日：2008-09-18

    申请号：DE112006003081

    申请日：2006-12-07

    Applicant: INTEL CORP

    Inventor： YIGZAW THEODROS ,  SANTHANAKRISHNAN GEEYARPURAM N ,  ROWLAND MARTIN T ,  SRINIVASA GANAPATI N

    IPC: G06F12/08

    Abstract: According to one embodiment of the invention, a method is disclosed for selecting a first subset of a plurality of cache ways in a cache for storing hardware threads identified as high priority hardware threads for processing by a multi-threaded processor in communication with the cache; assigning high priority hardware threads to the selected first subset; monitoring a cache usage of a high priority hardware thread assigned to the selected first subset of plurality of cache ways; and reassigning the assigned high priority hardware thread to any cache way of the plurality of cache ways if the cache usage of the high priority hardware thread exceeds a predetermined inactive cache usage threshold value based on the monitoring.

    Leistungspriorisierung in Multithreadprozessoren
    7.
    发明专利
    Leistungspriorisierung in Multithreadprozessoren 未知

    公开(公告)号：DE112006003081B4

    公开(公告)日：2018-02-15

    申请号：DE112006003081

    申请日：2006-12-07

    Applicant: INTEL CORP

    Inventor： YIGZAW THEODROS ,  SANTHANAKRISHNAN GEEYARPURAM N ,  ROWLAND MARTIN T ,  SRINIVASA GANAPATI N

    IPC: G06F12/08

    Abstract: System mit: – einem Multithreadprozessorteilsystem, das wenigstens einen Prozessor aufweist mit wenigstens einem Mehrwege-Cache-Teilsystem (105) in Kommunikation mit dem Prozessor, wobei das Mehrwege-Cache-Teilsystem eine Mehrzahl von Cachewegen (251) zum Speichern von Daten von Hardwarethreads (11) umfasst; – einem Cachewegauswahllogikteilsystem (202) in Verbindung mit dem Mehrwege-Cache-Teilsystem (105) und zum Auswählen einer ersten Teilmenge aus einer Mehrzahl von Cachewegen (251) nur zum Speichern von Daten von Hardwarethreads (11), die als Hardwarethreads (11) hoher Priorität zum Verarbeiten durch den Prozessor identifiziert wurden; – einem Hardwarethreadzuordnungsteilsystem (200) in Kommunikation mit dem Cachewegeauswahllogikteilsystem und zum Zuordnen von Hardwarethreads (11) hoher Priorität zur ausgewählten ersten Teilmenge aus der Mehrzahl von Cachewegen (251); und – einem Cachenutzungsüberwachungsteilsystem in Kommunikation mit dem Mehrwege-Cache-Teilsystem (105) und zum Überwachen eines Hardwarethreads (11) hoher Priorität, der der ausgewählten ersten Teilmenge aus der Mehrzahl von Cachewegen (251) zugeordnet ist und zum Vergleichen der Cachenutzung des Hardwarethreads (11) hoher Priorität mit einem vorbestimmten Cachenutzungsschwellenwerts, und – dem Hardwarethreadzuordnungsteilsystem (200) zum Wiederzuordnen des zugeordneten Hardwarethreads (11) hoher Priorität zu irgendeinem Cacheweg der Mehrzahl von Cachewegen (251), wenn die Cachenutzung des Hardwarethreads (11) hoher Priorität den vorbestimmten Schwellenwert inaktiver Cachenutzung basierend auf dem Überwachen überschreitet.

    Bereitstellen eines gemeinsamen Caching-Agenten für ein Kern- und integriertes Ein-/Ausgabe-(IO)-Modul
    9.
    发明专利
    Bereitstellen eines gemeinsamen Caching-Agenten für ein Kern- und integriertes Ein-/Ausgabe-(IO)-Modul 未知

    公开(公告)号：DE112012005210B4

    公开(公告)日：2018-10-25

    申请号：DE112012005210

    申请日：2012-12-11

    Applicant: INTEL CORP

    Inventor： CRETA KENNETH C ,  BLANKENSHIP ROBERT G ,  LIU YEN-CHENG ,  SANTHANAKRISHNAN GEEYARPURAM N ,  SRINIVASA GANAPATI N ,  MUTHRANSANALLUR SRIDHAR ,  FAHIM BAHAA

    IPC: G06F9/46 ,  G06F9/06 ,  G06F12/08

    Abstract: Vorrichtung, umfassend:ein Mehrkernprozessor einschließlich einer Vielzahl von Kernen, ein gemeinsam benutzter Cache-Speicher, ein integriertes Ein-/Ausgabe-(IIO)-Modul, um eine Schnittstelle zwischen dem Mehrkernprozessor und wenigstens einem IO-Gerät herzustellen, das mit dem Mehrkernprozessor gekoppelt ist, und einen Caching-Agenten, wobei der Caching-Agent Kohärenz-Logik einschließt, um Cache-Kohärenz-Operationen für die Vielzahl von Kernen und das IIO-Modul auszuführen und kohärenten Zugriff in Bezug auf die Kerntransaktionen als auch die IO-Gerät-Transaktionen zu ermöglichen, wobei das IIO-Modul eine erste Warteschlange für gepostete Anforderungen und eine zweite Warteschlange für nicht gepostete Anforderungen aufweist und wobei das IIO-Modul eine PCI Express-Schnittstelle aufweist, wobei das IIO-Modul ferner eingerichtet ist, mittels der Anforderungen direkt auf den Cache-Speicher zuzugreifen,wobei der Caching-Agent derart eingerichtet ist, dass bei einem Cache-Speicher-Zugriff eine gepostete Anforderung einer nicht geposteten Anforderung vorausgeht.

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