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    Método y equipo para realizar una reorganización de bits de un vector
    2.
    发明专利
    Método y equipo para realizar una reorganización de bits de un vector 未知

    公开(公告)号：ES2820126T3

    公开(公告)日：2021-04-19

    申请号：ES15874023

    申请日：2015-11-25

    Applicant: INTEL CORP

    Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  CORBAL JESUS ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  SOLE GUILLEM ,  ESPASA ROGER

    IPC: G06F9/30

    Abstract: Un procesador que comprende: un decodificador para decodificar una instrucción de reorganización de bits de un vector, comprendiendo la instrucción de reorganización de bits de un vector un primer operando de origen, un segundo operando de origen y un operando de destino; un primer registro de vector identificado por el primer operando de origen para almacenar una pluralidad de elementos de datos de origen; un segundo registro de vector identificado por el segundo operando de origen para almacenar una pluralidad de elementos de control, correspondiendo cada uno de los elementos de control a uno diferente de una pluralidad de elementos de datos de origen en el primer registro de vector y comprendiendo una pluralidad de campos de bit, correspondiendo cada uno de los campos de bit a una única posición de bit en un registro de máscara de destino identificado por el operando de destino, y sirviendo además cada uno de los campos de bit para identificar exactamente un bit del elemento de datos de origen correspondiente para copiarse a la posición única de bit correspondiente en el registro de máscara de destino; y una lógica de reordenación de bits de vector para leer los campos de bits del segundo registro de vector y, para cada uno de los campos de bit, identificar exactamente un bit de los elementos de datos de origen y copiar como consecuencia únicamente el bit identificado del elemento de datos de origen a una única posición de bit correspondiente al campo de bit en el registro de máscara de destino.

    Prozessoren, Verfahren, Systeme und Anweisungen für Fliesskommaaddition mit drei Quellenoperanden
    3.
    发明专利
    Prozessoren, Verfahren, Systeme und Anweisungen für Fliesskommaaddition mit drei Quellenoperanden 未知

    公开(公告)号：DE112014006508T5

    公开(公告)日：2017-01-05

    申请号：DE112014006508

    申请日：2014-05-27

    Applicant: INTEL CORP

    Inventor： ESPASA ROGER ,  SOLE GUILLEM ,  FERNANDEZ MANEL

    IPC: G06F7/38 ,  G06F9/30

    Abstract: Ein Prozessor eines Aspekts umfasst eine Decodiereinheit zum Decodieren einer drei-Quellen-Fließkomma-Additionsanweisung, die einen ersten Quellenoperanden mit einem ersten Fließkomma-Datenelement, einen zweiten Quellenoperanden mit einem zweiten Fließkomma-Datenelement und einen dritten Quellenoperanden mit einem dritten Fließkomma-Datenelement angibt. Mit der Decodiereinheit ist eine Ausführungseinheit gekoppelt. Als Reaktion auf die Anweisung speichert die Ausführungseinheit ein Ergebnis in einem durch die Anweisung angegebenen Zieloperanden. Das Ergebnis umfasst ein Ergebnis-Fließkomma-Datenelement, das eine erste gerundete Fließkommasumme umfasst. Die erste gerundete Fließkommasumme repräsentiert eine additive Verknüpfung einer zweiten gerundeten Fließkommasumme und des dritten Fließkomma-Datenelements. Die zweite gerundete Fließkommasumme repräsentiert eine additive Verknüpfung des ersten Fließkomma-Datenelements und des zweiten Fließkomma-Datenelements.

    METHOD AND APPARATUS FOR PERFORMING A VECTOR BIT GATHER
    6.
    发明专利
    METHOD AND APPARATUS FOR PERFORMING A VECTOR BIT GATHER 未知

    公开(公告)号：SG11201704324VA

    公开(公告)日：2017-07-28

    申请号：SG11201704324V

    申请日：2015-11-25

    Applicant: INTEL CORP

    Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CORBAL JESUS ,  CHARNEY MARK J ,  SOLE GUILLEM ,  ESPASA ROGER

    IPC: G06F9/30

    Abstract: Apparatus, method, and system for performing a vector bit gather are describe herein. One embodiment of a processor includes: a first vector register storing one or more source data elements, a second vector register storing one or more control elements, and a vector bit gather logic. Each of the control elements includes a plurality of bit fields, each of which is associated with a plurality of corresponding bit positions in a destination vector register and is to identify a bit from the one or more corresponding source data element to be copied to each of the plurality of corresponding bit positions. The vector bit shuffle logic is to read the bit fields from the second vector register and, for each bit field, to identify a bit from the source data elements and responsively copy it to each of the plurality of corresponding bit positions in the destination vector register.

    Method and apparatus for performing a plurality of multiplication operations
    7.
    发明专利
    Method and apparatus for performing a plurality of multiplication operations 未知

    公开(公告)号：GB2526406A

    公开(公告)日：2015-11-25

    申请号：GB201504489

    申请日：2015-03-17

    Applicant: INTEL CORP

    Inventor： ESPASA ROGER ,  SOLE GUILLEM ,  FERNANDEZ MANUEL

    IPC: G06F7/53 ,  G06F9/30

    Abstract: A processor comprises: an instruction fetch unit to fetch a double-multiplication instruction from a memory subsystem, the double multiplication instruction having three source operand values; a decode unit 830 to decode the double multiplication instruction to generate at least one uop; and an execution unit 841 to execute the uop a first time to multiply a first and a second of the three source operand values to generate a first intermediate result and to execute the uop a second time to multiply the intermediate result with a third of the three source operand values to generate a final result. The execution unit may comprise a delay buffer 905 to delay the uop prior to executing the uop a second time, and may further comprise a reservation station 902 to schedule the double-multiply instruction for execution by at least one functional unit 912, which may be a fused multiply and add functional unit 910. The source operands may be floating point values. The double-multiplication instruction may include an immediate value to indicate a sign for each of the operands, and this may be a three-bit value.

    Verfahren und Vorrichtung zum Ausführen mehrerer Multiplikationsoperationen
    8.
    发明专利
    Verfahren und Vorrichtung zum Ausführen mehrerer Multiplikationsoperationen 未知

    公开(公告)号：DE102015002253A1

    公开(公告)日：2015-10-01

    申请号：DE102015002253

    申请日：2015-02-23

    Applicant: INTEL CORP

    Inventor： SOLE GUILLEM ,  FERNANDEZ MANEL ,  ESPASA ROGER

    IPC: G06F9/38 ,  G06F9/30

    Abstract: Es werden eine Vorrichtung und ein Verfahren zur Ausführung mehrerer Multiplikationsoperationen beschrieben. Zum Beispiel umfasst eine Ausführungsform eines Prozessors eine Anweisungsabrufeinheit zum Abrufen einer Doppelmultiplikationsanweisung aus einem Speichersubsystem, wobei die Doppelmultiplikationsanweisung drei Quellenoperandenwerte aufweist; eine Decodiereinheit zum Decodieren der Doppelmultiplikationsanweisung, um mindestens eine uop zu erzeugen; und eine Ausführungseinheit zum Ausführen der uop ein erstes Mal, um einen ersten und einen zweiten der drei Quellenoperandenwerte zu multiplizieren, um ein erstes Zwischenergebnis zu erzeugen, und zum Ausführen der uop ein zweites Mal, um das Zwischenergebnis mit einem dritten der drei Quellenoperandenwerte zu multiplizieren, um ein Endergebnis zu erzeugen.

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