公开(公告)号：DE102020113400A1

公开(公告)日：2020-12-17

申请号：DE102020113400

申请日：2020-05-18

Applicant: INTEL CORP

Inventor： LUEH GUEI-YUAN ,  MAIYURAN SUBRAMANIAM ,  CHEN WEI-YU ,  TRIFUNOVIC KONRAD ,  PAL SUPRATIM ,  GURRAM CHANDRA S ,  PARRA JORGE E ,  ASHAR PRATIK J ,  BUJEWSKI TOMASZ

IPC: G06F9/38

Abstract: Es wird ein Prozessor zum Erleichtern einer Registerteilung offenbart. Der Prozessor weist Folgendes auf: mehrere Ausführungseinheiten (EUs), die jeweils Folgendes aufweisen: eine Registerdatei für allgemeine Zwecke (GRF) mit mehreren Registern und Registerteilungshardware zur Unterteilung der mehreren Register in einen ersten Registersatz, der dediziert für die Ausführung eines ersten Thread-Satzes vorgesehen ist, und einen zweiten Register-Satz, der für die Ausführung eines zweiten Thread-Satzes geteilt wird.

公开(公告)号：DE102020106170A1

公开(公告)日：2020-10-08

申请号：DE102020106170

申请日：2020-03-06

Applicant: INTEL CORP

Inventor： LUEH GUEI-YUAN ,  MAIYURAN SUBRAMANIAM ,  CHEN WEI-YU ,  TRIFUNOVIC KONRAD ,  PAL SUPRATIM ,  GURRAM CHANDRA S ,  PARRA JORGE E ,  ASHAR PRATIK J ,  BUJEWSKI TOMASZ

IPC: G06T1/60 ,  G06F12/0802

Abstract: Ein Prozessor wird offenbart. Der Prozessor schließt eine Ausführungseinheit mit einer Registerdatei, die eine oder mehrere Banken von Registern zum Speichern von Operandenwerten aufweist, einen Akkumulator, umfassend einen Pool von Registern zum Speichern von Operandenwerten, für die bestimmt wird, dass sie einen Konflikt bei Registerbanken innerhalb der Registerdatei zu verursachen, und eine Cache-Schaltung zum Steuern der Speicherung der Operandenwerte, für die bestimmt wird, dass sie einen Konflikt bei den Registerbanken von der Registerdatei zu dem Pool von Registern verursachen, ein.

公开(公告)号：DE102019101118A1

公开(公告)日：2019-10-24

申请号：DE102019101118

申请日：2019-01-17

Applicant: INTEL CORP

Inventor： GARG ASHUTOSH ,  GURRAM CHANDRA S ,  LUEH GUEI-YUAN ,  PARRA JORGE E ,  GU JUNJIE ,  TRIFUNOVIC KONRAD ,  MACPHERSON MIKE B ,  SHAH SHUBH B ,  MARWAHA SHUBRA ,  JUNKINS STEPHEN ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  BAUER TIMOTHY R ,  GEORGE VARGHESE ,  CHEN WEIYU ,  LIAO HONG BIN

IPC: G06F9/38

Abstract: Die hierin beschriebenen Ausführungsformen stellen bereit, dass eine Anweisung und die zugeordnete Logik GPGPU-Programmcode ermöglichen, auf Spezial-Hardwarelogik zuzugreifen, um Skalarproduktoperationen zu beschleunigen. Eine Ausführungsform stellt eine Grafikverarbeitungseinheit bereit, die eine Abrufeinheit zum Abrufen einer Anweisung zur Ausführung und eine Entschlüsselungseinheit zum Entschlüsseln der Anweisung in eine entschlüsselte Anweisung umfasst. Die entschlüsselte Anweisung ist ein Matrixanweisung, um die Grafikprozessoreinheit zu veranlassen, eine parallele Skalarproduktoperation durchzuführen. Die GPGPU umfasst auch eine systolische Skalarprodukteinheit zum Ausführen der entschlüsselten Anweisung in einer oder mehreren SIMD-Spuren unter Verwendung mehrerer systolischer Schichten, wobei zum Ausführen der entschlüsselten Anweisung ein auf einer ersten systolischen Schicht berechnetes Skalarprodukt an eine zweite systolische Schicht ausgegeben werden soll, wobei jede systolische Schicht einen oder mehrere Sätze von miteinander verbundenen Multiplizierern und Addierern umfasst, wobei jeder Satz von Multiplizierern und Addierern dazu dient, ein Skalarprodukt zu erzeugen.