公开(公告)号：WO2016106010A4

公开(公告)日：2016-09-09

申请号：PCT/US2015065676

申请日：2015-12-15

Applicant: INTEL CORP ,  MAIYURAN SUBRAMANIAM ,  SHAH SHUBH B ,  GARG ASHUTOSH ,  XU JIN ,  PIAZZA THOMAS A ,  GARCIA PABON JORGE F ,  DWYER MICHAEL K

Inventor： MAIYURAN SUBRAMANIAM ,  SHAH SHUBH B ,  GARG ASHUTOSH ,  XU JIN ,  PIAZZA THOMAS A ,  GARCIA PABON JORGE F ,  DWYER MICHAEL K

IPC: G06F1/32 ,  G06F7/57 ,  G06F9/30

CPC classification number: G06T1/20 ,  G06T15/80 ,  G09G5/00 ,  G09G5/001 ,  G09G5/363 ,  G09G2330/021 ,  G09G2360/08

Abstract: Systems and methods may provide a graphics processor that may identify operating conditions under which certain floating point instructions may utilize power to fewer hardware resources compared to when the instructions are executing under other operating conditions. The operating conditions may be determined by examining operands used in a given instruction, including the relative magnitudes of the operands and whether the operands may be taken as equal to certain defined values. The floating point instructions may include instructions for an addition operation, a multiplication operation, a compare operation, and/or a fused multiply -add operation.

Abstract translation: 系统和方法可以提供图形处理器，其可以识别与在其他操作条件下执行指令时相比，某些浮点指令可以利用较少的硬件资源的功率的操作条件。 操作条件可以通过检查给定指令中使用的操作数来确定，包括操作数的相对大小以及操作数是否可以被视为等于某些定义的值。 浮点指令可以包括用于加法运算，乘法运算，比较运算和/或融合乘法运算的指令。

公开(公告)号：EP3238005A4

公开(公告)日：2018-08-01

申请号：EP15874131

申请日：2015-12-15

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  SHAH SHUBH B ,  GARG ASHUTOSH ,  XU JIN ,  PIAZZA THOMAS A ,  GARCIA PABON JORGE F ,  DWYER MICHAEL K

IPC: G06F1/32 ,  G06F7/57 ,  G06F9/30

CPC classification number: G06T1/20 ,  G06F7/00 ,  G06F9/3001 ,  G06F9/3016 ,  G06F9/30181 ,  G06T15/80 ,  G09G5/00 ,  G09G5/001 ,  G09G5/363 ,  G09G2330/021 ,  G09G2360/08

Abstract: Systems and methods may provide a graphics processor that may identify operating conditions under which certain floating point instructions may utilize power to fewer hardware resources compared to when the instructions are executing under other operating conditions. The operating conditions may be determined by examining operands used in a given instruction, including the relative magnitudes of the operands and whether the operands may be taken as equal to certain defined values. The floating point instructions may include instructions for an addition operation, a multiplication operation, a compare operation, and/or a fused multiply-add operation.

公开(公告)号：DE102020128220A1

公开(公告)日：2021-05-20

申请号：DE102020128220

申请日：2020-10-27

Applicant: INTEL CORP

Inventor： MATHEW NEVIN ,  MARWAHA SHUBRA ,  GARG ASHUTOSH

IPC: G06F7/44

Abstract: Eine Vorrichtung zur Erleichterung von Matrixmultiplikationsoperationen. Die Vorrichtung umfasst eine Multiplikationshardware zum Betrieb in einem Skalarprodukt-Modus, wobei eine Multiplizierstufe, die in der Multiplikationshardware enthalten ist, als ein Skalarprodukt einer Zahl von Bitvektoren (N) konfiguriert ist, um NxN-Multiplikationsoperationen an mehreren Multiplikanden durchzuführen und um Additionsoperationen an Ergebnissen der NxN-Multiplikationsoperationen durchzuführen.

公开(公告)号：ES2996958T3

公开(公告)日：2025-02-13

申请号：ES21192702

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  MARWAHA SHUBRA ,  GARG ASHUTOSH ,  PAL SUPRATIM ,  PARRA JORGE ,  GURRAM CHANDRA ,  GEORGE VARGHESE ,  STARKEY DARIN ,  LUEH GUEI-YUAN

IPC: G06F9/38 ,  G06F9/30

Abstract: Se describen procesadores gráficos y unidades de procesamiento gráfico que tienen instrucciones de acumulación de producto de punto para un formato de punto flotante híbrido. En una realización, una unidad de procesamiento gráfico comprende: un multiprocesador de instrucción única, subproceso múltiple (SIMT). El multiprocesador SIMT comprende: una caché de instrucciones; una memoria compartida acoplada con la caché de instrucciones; y circuitos acoplados con la memoria compartida y la caché de instrucciones. Los circuitos incluyen: múltiples unidades de textura; un primer núcleo que incluye hardware para acelerar las operaciones de matriz; y un segundo núcleo. El segundo núcleo está configurado para: recibir una instrucción que tiene múltiples operandos en un formato de número bfloat16, BF16, en donde los múltiples operandos incluyen un primer operando de origen, un segundo operando de origen y un tercer operando de origen, y el formato de número BF16 es un formato de punto flotante de dieciséis bits que tiene un exponente de ocho bits; y procesar la instrucción, en donde procesar la instrucción incluye multiplicar el segundo operando de origen por el tercer operando de origen y agregar un primer operando de origen a un resultado de la multiplicación. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3974968T3

公开(公告)日：2025-01-13

申请号：PL21192702

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  MARWAHA SHUBRA ,  GARG ASHUTOSH ,  PAL SUPRATIM ,  PARRA JORGE ,  GURRAM CHANDRA ,  GEORGE VARGHESE ,  STARKEY DARIN ,  LUEH GUEI-YUAN

IPC: G06F9/38 ,  G06F9/30

公开(公告)号：DE112020001258T5

公开(公告)日：2021-12-23

申请号：DE112020001258

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  MARWAHA SHUBRA ,  GARG ASHUTOSH ,  PAL SUPRATIM ,  PARRA JORGE ,  GURRAM CHANDRA ,  GEORGE VARGHESE ,  STARKEY DARIN ,  LUEH GUEI-YUAN

IPC: G06F7/38

Abstract: Grafikprozessoren und Grafikverarbeitungseinheiten mit Skalarproduktakkumulationsanweisungen für ein Hybrid-Gleitkommaformat werden offenbart. Bei einer Ausführungsform umfasst ein Grafikmultiprozessor, eine Anweisungseinheit zum Versenden von Anweisungen undeine Verarbeitungsressource, die mit der Anweisungseinheit gekoppelt ist. Die Verarbeitungsressource ist dafür ausgelegt, eine Skalarproduktakkumulationsanweisung von der Anweisungseinheit zu empfangen und die Skalarproduktakkumulationsanweisung unter Verwendung eines bfloat16(BF16)-Zahlenformats zu verarbeiten.

公开(公告)号：DE112020000846T5

公开(公告)日：2021-11-18

申请号：DE112020000846

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK ,  MAIYURAN SUBRAMANIAM ,  MACPHERSON MIKE ,  FU FANGWEN ,  CHEN JIASHENG ,  GEORGE VARGHESE ,  RANGANATHAN VASANTH ,  GARG ASHUTOSH ,  RAY JOYDEEP

IPC: G06F9/30

Abstract: Hierin beschriebene Ausführungsformen beinhalten Software-, Firmware- und Hardwarelogik, die Techniken zum Durchführen von Arithmetik an Sparse-Daten über eine systolische Verarbeitungseinheit bereitstellt. Eine Ausführungsform stellt datenbewusste Sparsity über komprimierte Bitströme bereit. Eine Ausführungsform stellt Block-Sparse-Skalarprodukt-Anweisungen bereit. Eine Ausführungsform stellt einen tiefenweisen Adapter für ein systolisches Array bereit.

公开(公告)号：DE102020133275A1

公开(公告)日：2021-06-24

申请号：DE102020133275

申请日：2020-12-14

Applicant: INTEL CORP

Inventor： GURRAM CHANDRA S ,  CHEN GANG Y ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  GARG ASHUTOSH ,  PARRA JORGE E ,  STARKEY DARIN M ,  LUEH GUEI-YUAN ,  CHEN WEI-YU

IPC: G06F9/30

Abstract: Hier beschriebene Beispiele betreffen eine Software- und Hardwareoptimierung, wodurch Szenarien behandelt werden, bei denen ein Schreibvorgang in ein Register weniger als das gesamte Register betrifft. Ein Compiler erkennt Befehle, die Teilschreibvorgänge in dasselbe Register vornehmen, gruppiert diese Befehle und stellt Hardware Hinweise über das teilweise Schreiben bereit. Die Ausführungseinheit kombiniert die Ausgangsdaten für gruppierte Befehle und aktualisiert das Zielregister als Einzelschreibvorgang an Stelle mehrerer getrennter Teilschreibvorgänge.

公开(公告)号：DE102019101118A1

公开(公告)日：2019-10-24

申请号：DE102019101118

申请日：2019-01-17

Applicant: INTEL CORP

Inventor： GARG ASHUTOSH ,  GURRAM CHANDRA S ,  LUEH GUEI-YUAN ,  PARRA JORGE E ,  GU JUNJIE ,  TRIFUNOVIC KONRAD ,  MACPHERSON MIKE B ,  SHAH SHUBH B ,  MARWAHA SHUBRA ,  JUNKINS STEPHEN ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  BAUER TIMOTHY R ,  GEORGE VARGHESE ,  CHEN WEIYU ,  LIAO HONG BIN

IPC: G06F9/38

Abstract: Die hierin beschriebenen Ausführungsformen stellen bereit, dass eine Anweisung und die zugeordnete Logik GPGPU-Programmcode ermöglichen, auf Spezial-Hardwarelogik zuzugreifen, um Skalarproduktoperationen zu beschleunigen. Eine Ausführungsform stellt eine Grafikverarbeitungseinheit bereit, die eine Abrufeinheit zum Abrufen einer Anweisung zur Ausführung und eine Entschlüsselungseinheit zum Entschlüsseln der Anweisung in eine entschlüsselte Anweisung umfasst. Die entschlüsselte Anweisung ist ein Matrixanweisung, um die Grafikprozessoreinheit zu veranlassen, eine parallele Skalarproduktoperation durchzuführen. Die GPGPU umfasst auch eine systolische Skalarprodukteinheit zum Ausführen der entschlüsselten Anweisung in einer oder mehreren SIMD-Spuren unter Verwendung mehrerer systolischer Schichten, wobei zum Ausführen der entschlüsselten Anweisung ein auf einer ersten systolischen Schicht berechnetes Skalarprodukt an eine zweite systolische Schicht ausgegeben werden soll, wobei jede systolische Schicht einen oder mehrere Sätze von miteinander verbundenen Multiplizierern und Addierern umfasst, wobei jeder Satz von Multiplizierern und Addierern dazu dient, ein Skalarprodukt zu erzeugen.

公开(公告)号：AU2020241262B2

公开(公告)日：2025-01-09

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.