-
公开(公告)号：WO2016106010A4
公开(公告)日：2016-09-09
申请号：PCT/US2015065676
申请日：2015-12-15
Applicant: INTEL CORP , MAIYURAN SUBRAMANIAM , SHAH SHUBH B , GARG ASHUTOSH , XU JIN , PIAZZA THOMAS A , GARCIA PABON JORGE F , DWYER MICHAEL K
Inventor： MAIYURAN SUBRAMANIAM , SHAH SHUBH B , GARG ASHUTOSH , XU JIN , PIAZZA THOMAS A , GARCIA PABON JORGE F , DWYER MICHAEL K
CPC classification number: G06T1/20 , G06T15/80 , G09G5/00 , G09G5/001 , G09G5/363 , G09G2330/021 , G09G2360/08
Abstract: Systems and methods may provide a graphics processor that may identify operating conditions under which certain floating point instructions may utilize power to fewer hardware resources compared to when the instructions are executing under other operating conditions. The operating conditions may be determined by examining operands used in a given instruction, including the relative magnitudes of the operands and whether the operands may be taken as equal to certain defined values. The floating point instructions may include instructions for an addition operation, a multiplication operation, a compare operation, and/or a fused multiply -add operation.
Abstract translation: 系统和方法可以提供图形处理器，其可以识别与在其他操作条件下执行指令时相比，某些浮点指令可以利用较少的硬件资源的功率的操作条件。 操作条件可以通过检查给定指令中使用的操作数来确定，包括操作数的相对大小以及操作数是否可以被视为等于某些定义的值。 浮点指令可以包括用于加法运算，乘法运算，比较运算和/或融合乘法运算的指令。
-
公开(公告)号：EP3161801A4
公开(公告)日：2018-01-17
申请号：EP15812277
申请日：2015-06-18
Applicant: INTEL CORP
Inventor： BHIRAVABHATLA KALYAN K , DOYLE PETER L , MAIYURAN SUBRAMANIAM
IPC: G06T15/30
CPC classification number: G06T15/30
Abstract: Methods and hardware may process single plane clipping operations using a pipeline specialized for single plane clipping. A second pipeline may be provided to handle clipping in multi-clipping plane cases. By optimizing the hardware and methods around single plane clipping, polygon throughput may be enhanced.
-
公开(公告)号：EP3221840A4
公开(公告)日：2018-07-11
申请号：EP15861336
申请日：2015-11-06
Applicant: INTEL CORP
Inventor： LUEH GUEI-YUAN , MAIYURAN SUBRAMANIAM , CHEN WEI-YU , CHEN KAIYU
CPC classification number: G06F9/462 , G06F9/30043 , G06F9/30076 , G06F9/3009 , G06F9/3851
Abstract: Systems and methods may provide for inserting one or more preemption instructions while compiling a computer program. The one or more preemption instructions being inserted within a preemption window in the computer program reduces the number of live registers at each preemption instruction position. Further, the preemption instruction instructs which registers are to be saved at a particular program position, typically the registers that are live at that program position. The compiled program may be run in an execution unit. A preemption request may be made to the execution unit and executed at a next available preemption instruction in the program being run in the execution unit.
-
公开(公告)号：EP3238005A4
公开(公告)日：2018-08-01
申请号：EP15874131
申请日：2015-12-15
Applicant: INTEL CORP
Inventor： MAIYURAN SUBRAMANIAM , SHAH SHUBH B , GARG ASHUTOSH , XU JIN , PIAZZA THOMAS A , GARCIA PABON JORGE F , DWYER MICHAEL K
CPC classification number: G06T1/20 , G06F7/00 , G06F9/3001 , G06F9/3016 , G06F9/30181 , G06T15/80 , G09G5/00 , G09G5/001 , G09G5/363 , G09G2330/021 , G09G2360/08
Abstract: Systems and methods may provide a graphics processor that may identify operating conditions under which certain floating point instructions may utilize power to fewer hardware resources compared to when the instructions are executing under other operating conditions. The operating conditions may be determined by examining operands used in a given instruction, including the relative magnitudes of the operands and whether the operands may be taken as equal to certain defined values. The floating point instructions may include instructions for an addition operation, a multiplication operation, a compare operation, and/or a fused multiply-add operation.
-
公开(公告)号：EP3198404A4
公开(公告)日：2018-06-06
申请号：EP15843673
申请日：2015-09-10
Applicant: INTEL CORP
Inventor： MAIYURAN SUBRAMANIAM , STARKEY DARIN M
CPC classification number: G06F9/3887 , G06F9/30054 , G06F9/30072 , G06F9/321 , G06F9/3851
Abstract: An apparatus and method for a SIMD unstructured branching. For example, one embodiment of a processor comprises: an execution unit having a plurality of channels to execute instructions; and a branch unit to process unstructured control flow instructions and to maintain a per channel count value for each channel, the branch unit to store instruction pointer tags for the unstructured control flow instructions in a memory and identify the instruction pointer tags using tag addresses, the branch unit to further enable and disable the channels based at least on the per channel count value.
-
Patent Agency Ranking
公开(公告)号：EP3198552A4
公开(公告)日：2018-07-11
申请号：EP15843700
申请日：2015-09-09
Applicant: INTEL CORP
Inventor： MAIYURAN SUBRAMANIAM , SHARMA SAURABH , HOEKSTRA ERIC J , FERNANDEZ JUAN
CPC classification number: G06T11/00 , G06T1/20 , G06T1/60 , G06T15/005
Abstract: An apparatus and method for pixel hashing. For example, one embodiment of a method comprises: determining X and Y coordinates for a pixel block to be processed; performing a lookup in a data structure indexed based on the X and Y coordinates of the pixel block, the lookup identifying an entry in the data structure corresponding to the X and Y coordinates of the pixel block; reading information from the entry identifying an execution cluster to process the pixel block; and executing the pixel block by the execution cluster.
-
公开(公告)号：EP3198405A4
公开(公告)日：2018-06-06
申请号：EP15844610
申请日：2015-09-10
Applicant: INTEL CORP
Inventor： MAIYURAN SUBRAMANIAM , STARKEY DARIN M , PIAZZA THOMAS A
CPC classification number: G06F9/3887 , G06F8/443 , G06F8/452 , G06F9/30058 , G06F9/30061 , G06F9/30065 , G06F9/30076 , G06F9/30134 , G06F9/30163 , G06F9/325 , G06F9/3842 , G06F9/3851
Abstract: An apparatus and method for a SIMD structured branching. For example, one embodiment of a processor comprises: an execution unit having a plurality of channels to execute instructions; and a branch unit to process control flow instructions and to maintain a per channel count for each channel and a control instruction count for the control flow instructions, the branch unit to enable and disable the channels based at least on the per channel count.
-
公开(公告)号：DE102021133950A1
公开(公告)日：2022-06-23
申请号：DE102021133950
申请日：2021-12-21
Applicant: INTEL CORP
Inventor： MAIYURAN SUBRAMANIAM , PABON JORGE F GARCIA , MIYAR RAGHAVENDRA KAMATH , SRIVATHSA SUDHEENDRA , MALIK KRISHAN , KRISHNA NARSIM , ATHIMOOLAM RAJALAKSHMI , MISHRA AMIT
IPC: G06T15/00
Abstract: Es wird eine Einrichtung zum Ermöglichen von Grafik-Rendering offenbart. Die Einrichtung umfasst Kachelungshardware zum Durchführen von kachelbasiertem Rendering von Objekten, einschließlich Empfangen einer Arbeitslast, die eine Vielzahl von Objekten umfasst, Durchführen von Batch-Bildung, um ein oder mehrere Batches der Vielzahl von Objekten zu generieren, Durchführen von Superkachel-Füllungssequenzierung, um eine oder mehrere Superkacheln zu bestimmen, die von Objekten in jedem Batch überschnitten werden, und um Kachelfüllungsüberschneidungen für jedes der Objekte zu berechnen, und Durchführen einer Abspielsequenzierung jedes der Objekte, wobei jede Superkachel eine Vielzahl von Kacheln umfasst.
-
公开(公告)号：DE102020132172A1
公开(公告)日：2021-12-30
申请号：DE102020132172
申请日：2020-12-03
Applicant: INTEL CORP
Inventor： MAIYURAN SUBRAMANIAM , SHARMA SAURABH , PABON JORGE F GARCIA , MIYAR RAGHAVENDRA KAMATH , SRIVATHSA SUDHEENDRA , DECELL JUSTIN , NAVALE ADITYA
Abstract: Es wird eine Vorrichtung zum Ermöglichen von Grafik-Rendering offenbart. Die Vorrichtung umfasst Sequenzer-Hardware, um in einem Kachelmodus zum Rendern von Objekten zu arbeiten, der beinhaltet, Batch-Bildung durchzuführen, um einen oder mehrere Batches empfangener Objekte zu generieren, Kachelsequentialisierung für jedes der Objekte durchzuführen, um Kachelfüllungsüberschneidungen für jedes der Objekte zu berechnen, und eine Abspielsequentialisierung für jedes der Objekte durchzuführen.
-
10.发明专利
公开(公告)号：DE112020000874T5
公开(公告)日：2021-11-11
申请号：DE112020000874
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： KOKER ALTUG , RAY JOYDEEP , ANANTARAMAN ARAVINDH , ANDREI VALENTIN , APPU ABHISHEK , COLEMAN SEAN , GALOPPO VON BORRIES NICOLAS , GEORGE VARGHESE , K PATTABHIRAMAN , KIM SUNGYE , MACPHERSON MIKE , MAIYURAN SUBRAMANIAM , OULD-AHMED-VALL ELMOUSTAPHA , RANGANATHAN VASANTH , VALERIO JAMES
IPC: G06F12/0806
Abstract: Systeme und Methoden zum Aktualisieren von fernen speicherseitigen Caches in einer Multi-GPU-Konfiguration sind hier offenbart. In einer Ausführungsform beinhaltet ein Grafikprozessor für eine Multi-Kachel-Architektur eine erste Grafikverarbeitungseinheit (GPU) mit einem ersten Speicher, einen ersten speicherseitigen Cachespeicher, einem erstem Kommunikations-Fabric und einer ersten Speicherverwaltungseinheit (MMU). Der Grafikprozessor beinhaltet eine zweite Grafikverarbeitungseinheit (GPU) mit einem zweiten Speicher, einen zweiten speicherseitigen Cachespeicher, einer zweiten Speicherverwaltungseinheit (MMU) und einem zweiten Kommunikations-Fabric, das kommunikativ mit dem ersten Kommunikations-Fabric gekoppelt ist. Die erste MMU ist zum Steuern von Speicheranforderungen für den ersten Speicher, zum Aktualisieren von Inhalt in dem ersten Speicher, zum Aktualisieren von Inhalt in dem ersten speicherseitigen Cachespeicher und zum Bestimmen, ob der Inhalt in dem zweiten speicherseitigen Cachespeicher aktualisiert werden soll, konfiguriert ist.
-
-
-
-
-
-
-
-
-
Search Results
77
records
(took 0.023 seconds)
