公开(公告)号：KR20180006905A

公开(公告)日：2018-01-19

申请号：KR20177032351

申请日：2016-05-06

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M1/00 ,  H03M1/12

CPC classification number: H03M1/34 ,  G06F1/3203 ,  G06F1/325 ,  G06F3/05 ,  H03M1/001 ,  H03M1/002 ,  H03M1/12 ,  H03M1/1245

Abstract: 아날로그-디지털컨버터는: 아날로그입력을수신하고상기입력을디지털신호로변환하기위한회로망; 및비-일시적제어회로망을포함하고, 상기비-일시적제어회로망은: 샘플링시간을수신하고; 변환시간을수신하고; 적어도하나의슬립모드로부터파워업 시간을결정하고; 그리고상기파워업 시간및 변환시간의합계가상기샘플링시간보다작으면, 상기디지털-아날로그컨버터를상기적어도하나의슬립모드로진입시키도록구성된다.

Abstract translation: 该模数转换器包括：用于接收模拟输入并将输入转换为数字信号的电路; 以及非暂时性控制网络，其中所述非暂时性控制网络包括：接收采样时间; 接收转换时间; 从至少一个睡眠模式确定加电时间; 并且如果加电时间和转换时间之和小于采样时间，则将数模转换器输入至少一个睡眠模式。

公开(公告)号：ES2622145T3

公开(公告)日：2017-07-05

申请号：ES09741547

申请日：2009-10-22

Applicant: MICROCHIP TECH INC

Inventor： DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M3/04

Abstract: Un aparato para la reducción de los tonos de inactividad no deseados mediante la adición de una señal aleatoria a una señal digital en un convertidor de digital a analógico Sigma-Delta de bit múltiple (DAC), que comprende: un modulador de bits múltiples Sigma-Delta (202; 502) que tiene una entrada y una salida de señal digital (212; 512), el modulador Sigma-Delta de bit múltiple (202; 502) comprendiendo: un filtro de bucle digital (110; 510) que recibe la señal de entrada digital, y que convierte la señal a palabras digitales de L bit en secuencia; y el cuantificador de resolución variable (208; 508) que recibe las palabras digitales de L bit en una secuencia y que emite una palabra digital respectiva de M bit; en donde M > 1 y L > M; el aparato comprendiendo además un convertidor de digital a analógico de bit múltiple (DAC) que tiene una salida analógica y una entrada digital que recibe la palabra digital respectiva de M bit; y un filtro analógico de paso bajo (106; 105) que tiene una entrada analógica acoplada a la salida analógica del DAC de bit múltiple; el filtro de paso bajo analógico emite una señal de salida analógica respectiva; el aparato se caracteriza porque, el modulador de múltiples bits sigma delta (202; 502) comprende además un generador de secuencia aleatoria (214; 514), el generador de secuencia aleatoria (214; 514) genera una pluralidad de números aleatorios N(n) en una secuencia, en donde cada número aleatorio N(n) es un número entero aleatorio entre 1 y M; y el cuantificador de resolución variable (208; 508) se controla por el generador de secuencia aleatoria (214; 514) y adaptado para reducir la resolución de la palabra digital respectiva de L bit a una palabra digital respectiva de N(n) bits en función del respectivo número aleatorio N(n); y cuando M es mayor que el respectivo número aleatorio N(n), añadir M-N(n) bits menos significativos, comprendiendo cada uno un cero, a esta palabra digital respectiva de N(n) bits para generar la palabra de M-bit respectiva.

公开(公告)号：ES2617852T3

公开(公告)日：2017-06-20

申请号：ES09741546

申请日：2009-10-22

Applicant: MICROCHIP TECH INC

Inventor： DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M3/00

Abstract: Un aparato para la reducción de tonos de reposo indeseados mediante la adición de una señal aleatoria de un cuantificador de resolución variable de un convertidor de analógico a digital (ADC) sigma-delta multibit, que comprende: un modulador sigma-delta de M bits, en el que M>1, que comprende un convertidor (114) de digital a analógico (DAC) de M bits, un circuito (118) de suma de tensión analógica que recibe una señal de entrada analógica y que es operativo para añadir una señal de salida del DAC (114) de M bits a la señal de entrada analógica, un filtro (116) en lazo analógico acoplado a la salida del circuito (118) de suma de tensión analógica que genera una suma filtrada de la salida del circuito de suma de tensión analógica, caracterizado por un cuantificador (626, 628, 630) de resolución variable que recibe la suma filtrada del filtro en lazo analógico y que genera señales de salida en una secuencia, un codificador (632) acoplado al cuantificador (626, 628, 630) de resolución variable, en el que el codificador (632) convierte la señal de salida respectiva del cuantificador (626, 628, 630) de resolución variable en unas representaciones binarias respectivas de M bits del mismo y la representación binaria respectiva de M bits se aplica al DAC (114) de M bits, y un generador (222) de secuencia aleatoria acoplado al cuantificador (626, 628, 630) de resolución variable en el que el generador (222) de secuencia aleatoria genera una pluralidad de números N(n) aleatorios en una secuencia, en la que N(n) son números enteros aleatorios y en la que 2<>=N(n)<>=nniv, en la que nniv es una resolución máxima predefinida, mediante lo que se determina una resolución del cuantificador (626, 628, 630) de resolución variable por uno respectivo de la pluralidad de números N(n) aleatorios para cada muestra de tensión analógica respectiva tomada desde la señal de entrada analógica; una referencia de tensión acoplada al cuantificador (626, 628, 630) de resolución variable; y un filtro (108) digital acoplado al codificador (632) y que recibe la representación binaria de M bits desde el mismo.

公开(公告)号：WO2010048360A3

公开(公告)日：2010-06-24

申请号：PCT/US2009061597

申请日：2009-10-22

Applicant: MICROCHIP TECH INC ,  DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

Inventor： DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M3/00

CPC classification number: H03M3/33 ,  H03M3/424

Abstract: A multi-bit (M-bit, M> 1 ) or multi-level (nlev levels, nlev>2, encoded on M bits where M=Floor(log2(nlev))) sigma-delta analog-to-digital converter (ADC) with a variable resolution multi-bit quantizer having its resolution (number of distinct output levels) and associated quantization thresholds changed for each voltage sample with a random or pseudo-random sequence N(n) to provide automatic dynamic dithering for removing undesired idle tones in the digital output of the sigma-delta ADC. The random integer numbers N(n) between 2 and nlev may be provided by a random or pseudo-random sequence generator, e.g., Galois linear feedback shift register in combination with digital comparators and an adder.

Abstract translation: 多位（M位，M> 1）或多级（nlev级，nlev> 2，在M位编码，M = Floor（log2（nlev）））Σ-Δ模数转换器 ADC）具有可变分辨率多位量化器，其具有其具有随机或伪随机序列N（n）的每个电压采样的分辨率（不同输出电平的数量）和相关联的量化阈值，以提供用于去除不期望的空闲的自动动态抖动 Σ-ΔADC的数字输出中的音调。 2和nlev之间的随机整数N（n）可以由随机或伪随机序列发生器提供，例如与数字比较器和加法器组合的Galois线性反馈移位寄存器。

公开(公告)号：WO2010048362A3

公开(公告)日：2010-06-17

申请号：PCT/US2009061599

申请日：2009-10-22

Applicant: MICROCHIP TECH INC ,  DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

Inventor： DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M3/04

CPC classification number: H03M3/33 ,  H03M3/424

Abstract: A multi-bit (M-bit, M>1 ) Sigma-Delta digital-lo-analog converter (DAC) with a variable resolution multi-bit quantizer that has its digital value inputs that are truncated or rounded to a resolution that follows a random or pseudo-random sequence to provide automatic dynamic dithering for removing undesired idle tones in the analog output of the Sigma-Delta DAC. Random numbers N(n) between 1 and M are provided, and M-N(n) least significant bits in each M-bit digital value at the output of the quantizer are forced to zero with a digital trunealor or rounder. The random numbers N(n) may be provided by a random or pseudo-random sequence generator, e.g., Galois linear feedback shift register in combination with digital comparators and an adder.

Abstract translation: 具有可变分辨率多位量化器的多位（M位，M> 1）Σ-Δ数模转换器（DAC），其数字值输入被截断或舍入为 随机或伪随机序列，以提供自动动态抖动以消除Sigma-Delta DAC的模拟输出中的不需要的空闲音调。 提供1和M之间的随机数N（n），并且量化器的输出处的每个M位数字值中的M-N（n）个最低有效位用数字真空或舍入器强制为零。 随机数N（n）可以由随机或伪随机序列发生器提供，例如与数字比较器和加法器组合的伽罗瓦线性反馈移位寄存器。

公开(公告)号：EP3295566A1

公开(公告)日：2018-03-21

申请号：EP16725974

申请日：2016-05-06

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M1/12 ,  G06F1/32

CPC classification number: H03M1/34 ,  G06F1/3203 ,  G06F1/325 ,  G06F3/05 ,  H03M1/001 ,  H03M1/002 ,  H03M1/12 ,  H03M1/1245

Abstract: An analog-to-digital converter includes circuitry for receiving an analog input and converting the input to a digital signal; and non-transitory control circuitry configured for: receiving a sampling time; receiving a conversion time; determining a power up time from at least one sleep mode; and causing the digital-to-analog converter to enter into the at least one sleep mode if the sum of the power up time and conversion time is less than the sampling time.