公开(公告)号：KR20180006905A

公开(公告)日：2018-01-19

申请号：KR20177032351

申请日：2016-05-06

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M1/00 ,  H03M1/12

CPC classification number: H03M1/34 ,  G06F1/3203 ,  G06F1/325 ,  G06F3/05 ,  H03M1/001 ,  H03M1/002 ,  H03M1/12 ,  H03M1/1245

Abstract: 아날로그-디지털컨버터는: 아날로그입력을수신하고상기입력을디지털신호로변환하기위한회로망; 및비-일시적제어회로망을포함하고, 상기비-일시적제어회로망은: 샘플링시간을수신하고; 변환시간을수신하고; 적어도하나의슬립모드로부터파워업 시간을결정하고; 그리고상기파워업 시간및 변환시간의합계가상기샘플링시간보다작으면, 상기디지털-아날로그컨버터를상기적어도하나의슬립모드로진입시키도록구성된다.

Abstract translation: 该模数转换器包括：用于接收模拟输入并将输入转换为数字信号的电路; 以及非暂时性控制网络，其中所述非暂时性控制网络包括：接收采样时间; 接收转换时间; 从至少一个睡眠模式确定加电时间; 并且如果加电时间和转换时间之和小于采样时间，则将数模转换器输入至少一个睡眠模式。

公开(公告)号：DE112020004089T5

公开(公告)日：2022-07-07

申请号：DE112020004089

申请日：2020-08-28

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  JOHNER YANN

IPC: G06F13/42 ,  G06F13/20 ,  G06F13/37 ,  G06F13/40

Abstract: Eine Vorrichtung, wie ein Knoten in einer Daisy-Chain von elektronischen Vorrichtungen, weist einen seriellen Dateneingangsport auf, der Eingaben von einer elektronischen Vorrichtung in der Daisy-Chain empfängt. Die Vorrichtung weist einen seriellen Datenausgangsport auf, um Ausgaben an eine andere elektronische Vorrichtung in der Daisy-Chain zu senden. Die Vorrichtung weist einen Chip-Select-Eingangsport auf, der so ausgebildet ist, dass er Eingaben von einer Master-Steuereinheit empfängt, und eine Schnittstellenschaltung, die so ausgebildet ist, dass sie in einem Daisy-Chain-Streaming-Modus und basierend auf einem empfangenen Befehl und einer geänderten Flanke eines Signals auf dem Chip-Select-Eingangsport wiederholt: Daten aus einer Datenquelle der Vorrichtung liest, um Daten zu erhalten, die Daten an den seriellen Datenausgangsport ausgibt und andere Daten, die am seriellen Dateneingangsport empfangen werden, an den seriellen Datenausgangsport kopiert.

公开(公告)号：DE112020004065T5

公开(公告)日：2022-06-15

申请号：DE112020004065

申请日：2020-08-28

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  JOHNER YANN

IPC: G06F13/42 ,  G06F13/37 ,  G06F13/40

Abstract: Eine Vorrichtung kann einen seriellen Datenausgangsport aufweisen, der so ausgebildet ist, dass Ausgabedaten an eine elektronische Vorrichtung gesendet werden. Die Vorrichtung kann einen seriellen Dateneingangsport aufweisen, der so ausgebildet ist, dass er Eingangsdaten von einer anderen elektronischen Vorrichtung empfängt. Die Vorrichtung kann einen Chip-Select-Ausgangsport aufweisen, der so ausgebildet ist, dass er die Ausgabe an die in einer Daisy-Chain angeschlossenen elektronischen Vorrichtungen sendet. Die Vorrichtung kann eine Schnittstellenschaltung aufweisen, die so ausgebildet ist, dass sie bestimmt, dass eine bestimmte elektronische Vorrichtung selektiv einen ersten Befehl ausführt. Die Schnittstellenschaltung kann weiterhin ausgebildet sein, um einen komplexen Befehl an die angeschlossenen elektronischen Vorrichtungen auszugeben. Der komplexe Befehl kann den elektronischen Vorrichtungen anzeigen, dass zusätzliche Befehle selektiv ausgeführt werden sollen.

公开(公告)号：DE112020002541T5

公开(公告)日：2022-02-24

申请号：DE112020002541

申请日：2020-05-22

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT

IPC: H03M1/10 ,  H03M3/00

Abstract: Ein Analog-Digital-Wandler (ADC) weist Spannungs- und Referenzeingangsanschlüsse, eine Pufferschaltung und eine Steuerlogik auf. Die Pufferschaltung weist Eingangs- und Ausgangsanschlüsse und einen variablen Widerstand mit parallel geschalteten Widerstandszweigen auf. Die Steuerlogik ist ausgebildet, um in einer Kalibrierungsphase einen gegebenen Verstärkungswert zu bestimmen, für den der Verstärkungsfehler zu kalibrieren ist, einen Satz der Widerstandszweige in der Pufferschaltung zu bestimmen, die verwendet werden sollen, um den gegebenen Verstärkungswert zu erreichen, einen weiteren Widerstandszweig des variablen Widerstands des Satzes sukzessive zu aktivieren, bis alle Widerstandszweige des Satzes aktiviert wurden, einen Ausgabecode zu bestimmen, der sich nach dem Aktivieren aller Widerstandszweige des Satzes ergibt, und aus dem Ausgabecode einen Verstärkungsfehler des gegebenen Verstärkungswerts zu bestimmen. Die Steuerlogik ist weiterhin so ausgebildet, dass sie auf der Grundlage des Verstärkungsfehlers des gegebenen Verstärkungswerts korrigierend eingreift.

公开(公告)号：WO2011008928A3

公开(公告)日：2011-03-10

申请号：PCT/US2010042096

申请日：2010-07-15

Applicant: MICROCHIP TECH INC ,  DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT

Inventor： DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT

IPC: H03M3/00 ,  H03M1/06

CPC classification number: H03M1/0663 ,  H03M1/0665 ,  H03M3/422 ,  H03M3/456 ,  H03M3/464

Abstract: A sigma-delta modulator may have a plurality of capacitor pairs, a plurality of switches to couple any pair of capacitors from the plurality of capacitor pairs selectively to an input signal or a reference signal, and a control unit operable to control sampling through the switches to perform a charge transfer in two phases wherein any pair of capacitors can be selected to be assigned to the input signal or the reference signal, and wherein after a plurality of charge transfers a gain error cancellation is performed by rotating the capacitor pairs cyclically such that after a rotation cycle, each capacitor pair has been assigned a first predetermined number of times to the input signal, and has also been assigned a second predetermined number of times to the reference signal.

Abstract translation: Σ-Δ调制器可以具有多个电容器对，多个开关，用于将来自多个电容器对的任何一对电容器选择性地耦合到输入信号或参考信号;以及控制单元，用于控制通过开关 以执行两阶段的电荷转移，其中可以选择任何一对电容器分配给输入信号或参考信号，并且其中在多个电荷转移之后，通过循环地旋转电容器对来执行增益误差消除，使得 在旋转周期之后，每个电容器对已经被分配给输入信号的第一预定次数，并且还被分配了第二预定次数到参考信号。

公开(公告)号：DE112018004286T5

公开(公告)日：2020-05-14

申请号：DE112018004286

申请日：2018-09-27

Applicant: MICROCHIP TECH INC

Inventor： QUIQUEMPOIX VINCENT ,  VAUCHER FABIEN

IPC: H03M1/06 ,  H03M1/80

Abstract: Ein Ladungsübertragungs-Digital-Analog-Wandler weist eine Differenzreferenzspannung auf, ein Paar von Kondensatoren und Schalter, die einen Kurzschlussschalter beinhalten. Die Schalter sind so konfiguriert, dass sie in aufeinanderfolgenden Phasen geschaltet werden, um eine Ladungsübertragung durch die Kondensatoren zu erzeugen, um eine Ausgabe entsprechend einer digitalen Eingabe zu erzeugen. Die spezifischen Schalter, die in jeder Phase aktiviert und deaktiviert werden, werden entsprechend dem Digitaleingang ausgewählt. Jeder Kondensator des Kondensatorpaares ist mit einem entsprechenden Pin für den Ausgang verbunden. Der Kurzschlussschalter ist so konfiguriert, dass er das Kondensatorpaar kurzschließt, um eine Nulldifferenzladung auf einer ersten Seite der Kondensatoren zu erzeugen. Der Kurzschlussschalter ist mit einer Bootstrap-Schaltung implementiert, um eine konstante Gleichtaktspannung der ersten Seite der Kondensatoren aufrechtzuerhalten, während der Kurzschlussschalter aktiviert ist.

公开(公告)号：ES2617852T3

公开(公告)日：2017-06-20

申请号：ES09741546

申请日：2009-10-22

Applicant: MICROCHIP TECH INC

Inventor： DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M3/00

Abstract: Un aparato para la reducción de tonos de reposo indeseados mediante la adición de una señal aleatoria de un cuantificador de resolución variable de un convertidor de analógico a digital (ADC) sigma-delta multibit, que comprende: un modulador sigma-delta de M bits, en el que M>1, que comprende un convertidor (114) de digital a analógico (DAC) de M bits, un circuito (118) de suma de tensión analógica que recibe una señal de entrada analógica y que es operativo para añadir una señal de salida del DAC (114) de M bits a la señal de entrada analógica, un filtro (116) en lazo analógico acoplado a la salida del circuito (118) de suma de tensión analógica que genera una suma filtrada de la salida del circuito de suma de tensión analógica, caracterizado por un cuantificador (626, 628, 630) de resolución variable que recibe la suma filtrada del filtro en lazo analógico y que genera señales de salida en una secuencia, un codificador (632) acoplado al cuantificador (626, 628, 630) de resolución variable, en el que el codificador (632) convierte la señal de salida respectiva del cuantificador (626, 628, 630) de resolución variable en unas representaciones binarias respectivas de M bits del mismo y la representación binaria respectiva de M bits se aplica al DAC (114) de M bits, y un generador (222) de secuencia aleatoria acoplado al cuantificador (626, 628, 630) de resolución variable en el que el generador (222) de secuencia aleatoria genera una pluralidad de números N(n) aleatorios en una secuencia, en la que N(n) son números enteros aleatorios y en la que 2<>=N(n)<>=nniv, en la que nniv es una resolución máxima predefinida, mediante lo que se determina una resolución del cuantificador (626, 628, 630) de resolución variable por uno respectivo de la pluralidad de números N(n) aleatorios para cada muestra de tensión analógica respectiva tomada desde la señal de entrada analógica; una referencia de tensión acoplada al cuantificador (626, 628, 630) de resolución variable; y un filtro (108) digital acoplado al codificador (632) y que recibe la representación binaria de M bits desde el mismo.

公开(公告)号：WO2010048360A3

公开(公告)日：2010-06-24

申请号：PCT/US2009061597

申请日：2009-10-22

Applicant: MICROCHIP TECH INC ,  DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

Inventor： DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M3/00

CPC classification number: H03M3/33 ,  H03M3/424

Abstract: A multi-bit (M-bit, M> 1 ) or multi-level (nlev levels, nlev>2, encoded on M bits where M=Floor(log2(nlev))) sigma-delta analog-to-digital converter (ADC) with a variable resolution multi-bit quantizer having its resolution (number of distinct output levels) and associated quantization thresholds changed for each voltage sample with a random or pseudo-random sequence N(n) to provide automatic dynamic dithering for removing undesired idle tones in the digital output of the sigma-delta ADC. The random integer numbers N(n) between 2 and nlev may be provided by a random or pseudo-random sequence generator, e.g., Galois linear feedback shift register in combination with digital comparators and an adder.

Abstract translation: 多位（M位，M> 1）或多级（nlev级，nlev> 2，在M位编码，M = Floor（log2（nlev）））Σ-Δ模数转换器 ADC）具有可变分辨率多位量化器，其具有其具有随机或伪随机序列N（n）的每个电压采样的分辨率（不同输出电平的数量）和相关联的量化阈值，以提供用于去除不期望的空闲的自动动态抖动 Σ-ΔADC的数字输出中的音调。 2和nlev之间的随机整数N（n）可以由随机或伪随机序列发生器提供，例如与数字比较器和加法器组合的Galois线性反馈移位寄存器。

公开(公告)号：WO2010048362A3

公开(公告)日：2010-06-17

申请号：PCT/US2009061599

申请日：2009-10-22

Applicant: MICROCHIP TECH INC ,  DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

Inventor： DEVAL PHILIPPE ,  QUIQUEMPOIX VINCENT ,  BARRETO ALEXANDRE

IPC: H03M3/04

CPC classification number: H03M3/33 ,  H03M3/424

Abstract: A multi-bit (M-bit, M>1 ) Sigma-Delta digital-lo-analog converter (DAC) with a variable resolution multi-bit quantizer that has its digital value inputs that are truncated or rounded to a resolution that follows a random or pseudo-random sequence to provide automatic dynamic dithering for removing undesired idle tones in the analog output of the Sigma-Delta DAC. Random numbers N(n) between 1 and M are provided, and M-N(n) least significant bits in each M-bit digital value at the output of the quantizer are forced to zero with a digital trunealor or rounder. The random numbers N(n) may be provided by a random or pseudo-random sequence generator, e.g., Galois linear feedback shift register in combination with digital comparators and an adder.

Abstract translation: 具有可变分辨率多位量化器的多位（M位，M> 1）Σ-Δ数模转换器（DAC），其数字值输入被截断或舍入为 随机或伪随机序列，以提供自动动态抖动以消除Sigma-Delta DAC的模拟输出中的不需要的空闲音调。 提供1和M之间的随机数N（n），并且量化器的输出处的每个M位数字值中的M-N（n）个最低有效位用数字真空或舍入器强制为零。 随机数N（n）可以由随机或伪随机序列发生器提供，例如与数字比较器和加法器组合的伽罗瓦线性反馈移位寄存器。

公开(公告)号：WO2012087924A3

公开(公告)日：2012-09-07

申请号：PCT/US2011065821

申请日：2011-12-19

Applicant: MICROCHIP TECH INC ,  QUIQUEMPOIX VINCENT ,  DEVAL PHILIPE ,  VAUCHER FABIEN

Inventor： QUIQUEMPOIX VINCENT ,  DEVAL PHILIPE ,  VAUCHER FABIEN

IPC: H03F3/00

CPC classification number: H03F3/005 ,  H03F2200/81 ,  H03M3/342

Abstract: A gain amplifier may have a differential amplifier with feedback capacitors; a switched input stage having a first and second output coupled with the differential amplifier, and having: first and second capacitors, a first input receiving a first signal of a differential input signal; a second input receiving a second signal of the differential input signal; a first plurality of switches controlled by a first clock signal to connect the first terminals of the first capacitor with the first or second input, respectively and to connect the first terminals of the second capacitors with the second and first input, respectively; and a second plurality of switches controlled by a phase shifted clock signal to connect the second terminal of the first capacitor with a first or second input of the differential amplifier and connecting the second terminal of the second capacitor with the second or first input of the differential amplifier.

Abstract translation: 增益放大器可以具有带反馈电容器的差分放大器; 开关输入级具有与所述差分放大器耦合的第一和第二输出，并具有：第一和第二电容器，接收差分输入信号的第一信号的第一输入; 接收差分输入信号的第二信号的第二输入; 第一多个开关，由第一时钟信号控制，分别将第一电容器的第一端子与第一或第二输入端相连，并分别将第二电容器的第一端子与第二和第一输入端连接; 以及由相移时钟信号控制的第二多个开关，以将第一电容器的第二端子与差分放大器的第一或第二输入端连接，并将第二电容器的第二端子与差分放大器的第二或第一输入端 放大器。