公开(公告)号：AT521033T

公开(公告)日：2011-09-15

申请号：AT02752011

申请日：2002-05-30

Applicant: MICROCHIP TECH INC

Inventor： CATHERWOOD MICHAEL ,  TRIECE JOSEPH ,  PYSKA MICHAEL ,  CONNER JOSHUA

IPC: G06F9/38 ,  G06F9/30 ,  G06F9/318 ,  G06F9/34 ,  G06F9/345 ,  G06F12/02 ,  G06F12/10

公开(公告)号：ES2503590T3

公开(公告)日：2014-10-07

申请号：ES11703752

申请日：2011-01-19

Applicant: MICROCHIP TECH INC

Inventor： SIMMONS MICHAEL ,  CATHERWOOD MICHAEL

IPC: G06F1/32

Abstract: Un dispositivo digital de circuito integrado operable para determinar el control y el estado de un dispositivo externo con independencia del momento en el que el dispositivo (202) digital está en un modo de dormir de baja potencia, que comprende: un procesador (204) digital que incorpora una entrada de despertar, la entrada de despertar despierta el procesador (204) digital de un modo de dormir a un modo operativo cuando un primer nivel lógico es aplicado a aquél y no despierta el procesador (204) digital cuando un segundo nivel lógico es aplicado a aquél; un temporizador (224) de energización acoplado con un primer nodo (216), en el que el temporizador (224) de energización proporciona una señal de energización del dispositivo externo en el primer nodo (216) durante un primer periodo de tiempo; un temporizador (214) de muestras, en el que el temporizador (214) de muestras provoca que una señal de salida del dispositivo externo recibida en un segundo nodo sea aplicada a la entrada de despertar del procesador (204) durante un segundo periodo de tiempo, en el que durante el segundo periodo de tiempo, la señal de salida del dispositivo externo define si el procesador (204) se despierta al modo operativo o permanece en el modo de dormir.

公开(公告)号：DE60222406D1

公开(公告)日：2007-10-25

申请号：DE60222406

申请日：2002-05-29

Applicant: MICROCHIP TECH INC

Inventor： CATHERWOOD MICHAEL

IPC: G06F12/00 ,  G06F9/38 ,  G06F11/00 ,  G06F11/07 ,  G06F12/14

Abstract: A processor has an architecture that provides the processing speed advantages of the Harvard architecture, but does not require two separate external memories in order to expand both data memory and program instruction memory. The processor has separate program memory space and data memory space, but provides the capability to map at least a portion of the program memory space to the data memory space. This allows most program instructions that are processed to obtain the speed advantages of simultaneous program instruction and data access. It also allows program memory space and data memory space to be expanded externally to the processor using only one external memory device that includes both program instructions and data. The processor includes a program memory space operable to store program instructions and data, a data memory space operable to store data, and mapping circuitry operable to map at least a portion of the program memory space to the data memory space. The program memory space may be internal to the processor. The processor may further comprise a page register operable to specify a location of the program memory space that is mapped to the data memory space.

公开(公告)号：DE60222406T2

公开(公告)日：2008-06-05

申请号：DE60222406

申请日：2002-05-29

Applicant: MICROCHIP TECH INC

Inventor： CATHERWOOD MICHAEL

IPC: G06F12/00 ,  G06F9/38 ,  G06F11/00 ,  G06F11/07 ,  G06F12/14

Abstract: A processor has an architecture that provides the processing speed advantages of the Harvard architecture, but does not require two separate external memories in order to expand both data memory and program instruction memory. The processor has separate program memory space and data memory space, but provides the capability to map at least a portion of the program memory space to the data memory space. This allows most program instructions that are processed to obtain the speed advantages of simultaneous program instruction and data access. It also allows program memory space and data memory space to be expanded externally to the processor using only one external memory device that includes both program instructions and data. The processor includes a program memory space operable to store program instructions and data, a data memory space operable to store data, and mapping circuitry operable to map at least a portion of the program memory space to the data memory space. The program memory space may be internal to the processor. The processor may further comprise a page register operable to specify a location of the program memory space that is mapped to the data memory space.

公开(公告)号：AT373267T

公开(公告)日：2007-09-15

申请号：AT02734553

申请日：2002-05-29

Applicant: MICROCHIP TECH INC

Inventor： CATHERWOOD MICHAEL

IPC: G06F12/00 ,  G06F9/38 ,  G06F11/00 ,  G06F11/07 ,  G06F12/14

Abstract: A processor has an architecture that provides the processing speed advantages of the Harvard architecture, but does not require two separate external memories in order to expand both data memory and program instruction memory. The processor has separate program memory space and data memory space, but provides the capability to map at least a portion of the program memory space to the data memory space. This allows most program instructions that are processed to obtain the speed advantages of simultaneous program instruction and data access. It also allows program memory space and data memory space to be expanded externally to the processor using only one external memory device that includes both program instructions and data. The processor includes a program memory space operable to store program instructions and data, a data memory space operable to store data, and mapping circuitry operable to map at least a portion of the program memory space to the data memory space. The program memory space may be internal to the processor. The processor may further comprise a page register operable to specify a location of the program memory space that is mapped to the data memory space.

公开(公告)号：DE112023001981T5

公开(公告)日：2025-03-06

申请号：DE112023001981

申请日：2023-04-21

Applicant: MICROCHIP TECH INC

Inventor： ELLIS ROBERT ,  BOWLING STEPHEN ,  CATHERWOOD MICHAEL

IPC: G06F9/30 ,  G06F13/14

Abstract: Ein Produktionsartikel beinhaltet ein nicht-transitorisches, maschinenlesbares Medium. Das Medium beinhaltet Befehle. Die Befehle, wenn sie von einem Prozessor gelesen und ausgeführt werden, bewirken, dass der Prozessor einen ersten Eingabebefehl in einem auszuführenden Codestrom identifiziert, feststellt, dass der erste Eingabebefehl eine atomare Operationskennzeichnung beinhaltet, und selektiv Interrupts für eine Ausführungsdauer des ersten Eingabebefehls und eines zweiten Eingabebefehls blockiert. Der zweite Eingabebefehl soll unmittelbar auf den ersten Eingabebefehl im Codestrom folgen.

公开(公告)号：DE112022005792T5

公开(公告)日：2024-09-26

申请号：DE112022005792

申请日：2022-11-28

Applicant: MICROCHIP TECH INC

Inventor： CATHERWOOD MICHAEL ,  MICKEY DAVID ,  DESAI ASHISH

IPC: G06F8/52 ,  G06F9/30 ,  G06F9/308 ,  G06F9/312 ,  G06F9/318

Abstract: Ein Produktionsartikel weist ein nicht-transitorisches, maschinenlesbares Medium auf. Das Medium weist Befehle auf. Der Befehlen, wenn sie von einem Prozessor gelesen und ausgeführt werden, veranlassen den Prozessor festzustellen, dass ein erster Eingabebefehl in einem auszuführenden Codestrom eine Lese-Änderungs-Schreib-Operation durchführen soll, festzustellen, dass der erste Eingabebefehl auf eine Speicherposition abzielen soll, und, basierend auf einer Feststellung, dass der erste Eingabebefehl die Lese-Änderungs-Schreib-Operation durchführen soll, und der Feststellung, dass der erste Eingabebefehl auf die Speicherposition abzielen soll, den ersten Eingabebefehl in einen zweiten Eingabebefehl umzuwandeln, um auf die Speicherposition mit einer Maske abzuzielen, um eine atomare Operation zu bewirken, um die Lese-Änderungs-Schreib-Operation zu implementieren.

公开(公告)号：ES2606128T3

公开(公告)日：2017-03-22

申请号：ES10740057

申请日：2010-07-20

Applicant: MICROCHIP TECH INC

Inventor： CATHERWOOD MICHAEL ,  DESAI ASHISH

IPC: G06F13/16 ,  G06F13/362

Abstract: Un procesador digital, que comprende: un bus maestro (110; M0) por defecto que tiene una prioridad más alta en un modo por defecto; una pluralidad de buses maestros (105, 115; M1, M2, M3, M4) secundarios que tienen prioridades asociadas, en el que la pluralidad de buses maestros (105, 115; M1, M2, M3, M4) secundarios tienen una relación de prioridad predeterminada entre sí; estando el procesador digital caracterizado por un arbitrador (130, 135, 140, 145) de espacio de datos, en el que el arbitrador (130, 135, 140, 145) de espacio de datos es programable en un modo no por defecto para elevar una prioridad de cualquiera de dichos buses maestros (105, 115; M1, M2, M3, M4) secundarios para que tenga una prioridad más alta que la prioridad del bus maestro (110; M0) por defecto mientras mantiene la relación de prioridad predeterminada a únicamente aquellos buses maestros (105, 115; M1, M2, M3, M4) secundarios para los que el nivel de prioridad también se ha elevado por encima de la prioridad del bus maestro (110; M0) por defecto.