公开(公告)号：KR20180008442A

公开(公告)日：2018-01-24

申请号：KR20177031585

申请日：2016-05-11

Applicant: MICROCHIP TECH INC

Inventor： FEST PAUL

IPC: H01L21/768 ,  H01L21/02 ,  H01L23/528

CPC classification number: H01L21/76816 ,  H01L23/528

Abstract: 스페이서에칭공정은복수의반도체다이들의매우좁은전도성라인들을제조한다. 트렌치들이제1 유전체에형성되고이어서희생박막이제1 유전체와거기에형성된트렌치표면들상에침착된다. 평탄한희생박막은, 단지트렌치벽들에만희생박막을남기고제1 유전체의면 및트렌치들의바닥으로부터제거된다. 트렌치벽들상의희생박막사이의간극은제2 유전체로충전된다. 제2 유전체의일부는희생박막의상부들을노출시키도록제거된다. 희생박막은전도성물질로충전되는극세간극들을남기고제거된다. 간극들내의전도성물질의상부들은 "펜스전도체들"을형성하기위해노출된다. 펜스전도체들의일부들및 이를둘러싸고있는절연물질은절연된펜스전도체들을포함하는원하는전도체패턴들을형성하기위해적절한위치들에서제거된다.

Abstract translation: 间隔物蚀刻工艺产生多个半导体管芯的非常窄的导线。 现在沟槽形成在一个电介质中，然后牺牲薄膜现在沉积在一个电介质上并且在其中形成沟槽表面。 平坦的牺牲薄膜从第一电介质表面和沟槽的底部移除，仅在沟壁上留下牺牲薄膜。 沟槽壁上的牺牲薄膜之间的间隙被第二电介质填充。 去除第二电介质的一部分以暴露牺牲薄膜的顶部。 牺牲薄膜被去除，留下填充有导电材料的超细间隙。 间隙中的导电材料的上部暴露以形成“栅栏导体”。 围栏导体的部分和围绕它们的绝缘材料在合适的位置被去除以形成包括绝缘围栏导体的期望的导体图案。

公开(公告)号：DE112020006829T5

公开(公告)日：2022-12-15

申请号：DE112020006829

申请日：2020-12-03

Applicant: MICROCHIP TECH INC

Inventor： FEST PAUL ,  DIX GREGORY ,  WILLIAMS JACOB ,  KAUFMAN JOSH

IPC: H01L27/08 ,  H01L21/822 ,  H01L49/02

Abstract: Es wird ein Verfahren zum Ausbilden eines Dünnschichtwiderstands (TFR) in einer integrierten Schaltungs- (IC-) Vorrichtung bereitgestellt. Ein TFR-Film wird über einer IC-Struktur, die IC-Elemente und IC-Elementkontakte beinhaltet, ausgebildet und getempert. Über dem TFR-Film wird eine Oxiddeckschicht ausgebildet, die während eines TFR-Ätzens des TFR-Films als Hartmaske wirkt, um ein TFR-Element zu definieren, was die Verwendung einer Fotomaske eliminieren und dadurch das Entfernen von Fotomaskenpolymer nach dem Ätzen eliminieren kann. TFR-Kantenabstandshalter können über Seitenkanten des TFR-Elements ausgebildet werden, um solche TFR-Elementkanten zu isolieren. TFR-Kontaktöffnungen werden in die Oxiddeckschicht über dem TFR-Element geätzt, und eine Metallschicht wird über der IC-Struktur ausgebildet und erstreckt sich in die TFR-Kontaktöffnungen, um Metallkontakte zu den IC-Elementkontakten und dem TFR-Element auszubilden.

公开(公告)号：WO2015187210A3

公开(公告)日：2016-02-04

申请号：PCT/US2015016334

申请日：2015-02-18

Applicant: MICROCHIP TECH INC

Inventor： FEST PAUL

IPC: H01L21/762 ,  H01L21/308 ,  H01L21/31 ,  H01L21/76

CPC classification number: H01L21/76224 ,  H01L21/308 ,  H01L21/3081 ,  H01L21/3085 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/31 ,  H01L21/31053 ,  H01L21/76

Abstract: A method for forming an active isolation structure in a semiconductor integrated circuit die is disclosed. A first hard mask layer is deposited over a semiconductor substrate. Portions of the first hard mask layer are removed to form at least one trench. A spacer layer is deposited over the first hard mask and extends into each trench to cover exposed portions of the semiconductor substrate surface in each trench. Portions of the spacer layer are removed such that remaining portions define spacer layer walls covering the side walls of each trench. A second hard mask layer is deposited and extends into each trench between opposing spacer layer walls. The spacer layer walls are removed such that remaining portions of the first and second hard mask layers define a mask pattern, which is then transferred to the substrate to form openings in the substrate, which are filled with an isolation material.

Abstract translation: 公开了一种在半导体集成电路管芯中形成有源隔离结构的方法。 第一硬掩模层沉积在半导体衬底上。 去除第一硬掩模层的部分以形成至少一个沟槽。 间隔层沉积在第一硬掩模上并延伸到每个沟槽中以覆盖每个沟槽中的半导体衬底表面的暴露部分。 去除间隔层的部分，使得剩余的部分限定覆盖每个沟槽的侧壁的间隔层壁。 第二硬掩模层被沉积并延伸到相对间隔层壁之间的每个沟槽中。 去除间隔层壁，使得第一和第二硬掩模层的剩余部分限定掩模图案，然后将掩模图案转移到衬底中，以在衬底中形成填充有隔离材料的开口。

公开(公告)号：DE112019007186T5

公开(公告)日：2022-03-31

申请号：DE112019007186

申请日：2019-10-11

Applicant: MICROCHIP TECH INC

Inventor： FEST PAUL

IPC: H01L49/02 ,  H01L21/822 ,  H01L27/08

Abstract: Es wird ein Verfahren zum Ausbilden eines Dünnfilmwiderstands (TFR) in einer integrierten Schaltung (IC) mit IC-Elementen, z. B. Speicherkomponenten, bereitgestellt. Über den IC-Elementen wird eine erste Kontaktätzstoppschicht ausgebildet. Ein TFR-Schichtenstapel mit einer TFR-Ätzstoppschicht, einer TFR-Filmschicht und einer zweiten Kontaktätzstoppschicht wird über der ersten Kontaktätzstoppschicht und in einigen Fällen über einer oder mehreren dielektrischen Vormetallschichten ausgebildet. Über dem IC-Stapel wird eine strukturierte Maske ausgebildet, und der Stapel wird sowohl durch die erste als auch durch die zweite Kontaktätzstoppschicht geätzt, um gleichzeitig (a) erste Kontaktöffnungen, die Kontaktbereiche der IC-Elemente freilegen, und (b) zweite Kontaktöffnungen, die die TFR-Filmschicht freilegen, auszubilden. Die ersten und zweiten Kontaktöffnungen werden mit leitfähigem Material gefüllt, um leitfähige Kontakte zu den IC-Elementen und der TFR-Filmschicht auszubilden.

公开(公告)号：DE112018003821T5

公开(公告)日：2020-04-09

申请号：DE112018003821

申请日：2018-07-24

Applicant: MICROCHIP TECH INC

Inventor： FEST PAUL

IPC: H01L49/02 ,  H01L23/522 ,  H01L27/06

Abstract: Es wird ein Verfahren zum Ausbilden eines integrierten Dünnfilmwiderstands (TFR) in einer integrierten Halbleiterschaltungsanordnung bereitgestellt. Eine erste dielektrische Schicht wird auf einer integrierten Schaltungsstruktur (IC-Struktur) mit leitenden Kontakten abgeschieden, ein Widerstandsfilm (z. B. aus SiCCr, SiCr, CrSiN, TaN, TaSi oder TiN) wird über der ersten dielektrischen Schicht abgeschieden, der Widerstandsfilm wird geätzt, um die Abmessungen des Widerstandsfilms zu definieren, und eine zweite dielektrische Schicht wird über dem Widerstandsfilm abgeschieden, so dass der Widerstandsfilm zwischen der ersten und der zweiten dielektrischen Schicht liegt. Eine Verbindungsgrabenschicht kann über der zweiten dielektrischen Schicht abgeschieden und beispielsweise unter Verwendung einer einzelnen Maske geätzt werden, um Öffnungen zu definieren, die Oberflächen der IC-Strukturkontakte und des Widerstandsfilms freilegen. Die Öffnungen können mit einem leitenden Verbindungsmaterial, z. B. Kupfer, gefüllt werden, um die freiliegenden Oberflächen der leitenden Kontakte und des Widerstandsfilms zu kontaktieren.