公开(公告)号：KR20120059651A

公开(公告)日：2012-06-08

申请号：KR20127012786

申请日：2008-05-12

Applicant: QUALCOMM INC

Inventor： GARUDADRI HARINATH ,  MAJUMDAR SOMDEB ,  KASHEF ROUZBEH ,  GANAPATHY CHINNAPPA K

IPC: H04L7/00 ,  H04L25/05

CPC classification number: H04L7/0016 ,  G10L19/005 ,  H04L7/0029 ,  H04L7/005 ,  H04L25/05

Abstract: 데이터가 하나의 디바이스에 의해 제공되는 레이트 및 데이터가 다른 디바이스에 의해 프로세싱되는 레이트는 상이할 수 있다. 예를 들어, 송신 디바이스는 송신 클럭에 따라 데이터를 송신할 수 있는 반면, 송신된 데이터를 수신하는 수신 디바이스는 수신 클럭에 따라 데이터를 프로세싱할 수 있다. 송신 및 수신 클럭들 사이의 타이밍 미스매치가 존재하는 경우, 수신 디바이스는 그것이 데이터를 프로세싱하는 것보다 더 빠르게 또는 더 느리게 데이터를 수신할 수 있다. 이러한 경우, 수신된 데이터의 프로세싱과 관련된 에러들이 존재할 수 있다. 이와 같은 타이밍 미스매치들을 처리하기 위해서, 수신 디바이스는 수신된 데이터로부터 데이터를 삭제하거나, 또는 수신된 데이터에 데이터를 삽입할 수 있다. 이러한 연산들과 관련하여, 수신 디바이스는 삽입 또는 삭제가 결과적인 출력 신호 상에서 미칠 수 있는 임의의 역효과를 완화시키는 방식으로 삽입 지점 또는 삭제 지점에서 또는 그 부근에서 수신된 데이터를 수정할 수 있다.

公开(公告)号：KR20120059652A

公开(公告)日：2012-06-08

申请号：KR20127012790

申请日：2008-05-12

Applicant: QUALCOMM INC

Inventor： GARUDADRI HARINATH ,  MAJUMDAR SOMDEB ,  KASHEF ROUZBEH ,  GANAPATHY CHINNAPPA K

IPC: H04L7/00 ,  H04L25/05

CPC classification number: H04L7/0016 ,  G10L19/005 ,  H04L7/0029 ,  H04L7/005 ,  H04L25/05

Abstract: 데이터가 하나의 디바이스에 의해 제공되는 레이트 및 데이터가 다른 디바이스에 의해 프로세싱되는 레이트는 상이할 수 있다. 예를 들어, 송신 디바이스는 송신 클럭에 따라 데이터를 송신할 수 있는 반면, 송신된 데이터를 수신하는 수신 디바이스는 수신 클럭에 따라 데이터를 프로세싱할 수 있다. 송신 및 수신 클럭들 사이의 타이밍 미스매치가 존재하는 경우, 수신 디바이스는 그것이 데이터를 프로세싱하는 것보다 더 빠르게 또는 더 느리게 데이터를 수신할 수 있다. 이러한 경우, 수신된 데이터의 프로세싱과 관련된 에러들이 존재할 수 있다. 이와 같은 타이밍 미스매치들을 처리하기 위해서, 수신 디바이스는 수신된 데이터로부터 데이터를 삭제하거나, 또는 수신된 데이터에 데이터를 삽입할 수 있다. 이러한 연산들과 관련하여, 수신 디바이스는 삽입 또는 삭제가 결과적인 출력 신호 상에서 미칠 수 있는 임의의 역효과를 완화시키는 방식으로 삽입 지점 또는 삭제 지점에서 또는 그 부근에서 수신된 데이터를 수정할 수 있다.

公开(公告)号：NO20075179L

公开(公告)日：2007-12-10

申请号：NO20075179

申请日：2007-10-10

Applicant: QUALCOMM INC

Inventor： WANG MICHAEL MAO ,  JAROSINSKI TADEUSZ ,  GANAPATHY CHINNAPPA K

IPC: H04B1/16

Abstract: Disclosed are apparatus and methods for control of sleep modes in a transceiver or receiver. In particular, a transceiver is disclosed including a processor configured to determine timing information concerning sleep periods for at least a portion of components within the transceiver. The transceiver also includes a sleep control logic coupled to the processor to receive information concerning sleep periods from the processor and configured to effect shutting down of the at least a portion of the components of the transceiver during power reduction periods independent of the processor.

公开(公告)号：AR046869A1

公开(公告)日：2005-12-28

申请号：ARP040104527

申请日：2004-12-03

Applicant: QUALCOMM INC

Inventor： KRISHNAMOORTHI RAGHURAMAN ,  GANAPATHY CHINNAPPA K

IPC: G06F15/00 ,  G06F17/14 ,  H04L27/26

Abstract: Una implementación de hardware de la Transformada Rápida de Fourier (FFT) y el método proveen procesamiento de FFT eficaz mientras que minimiza el área de matriz en un Circuito Integrado (IC). El Hardware de FFT puede implementar un FFT de punto N, donde N = rn es una función de un radical (r). La implementación del hardware incluye una memoria de muestra que tiene N/r filas, cada una almacenando r muestras. Una memoria de factor de giro puede almacenar k factores de giro por fila, donde 0

公开(公告)号：ES2315735T3

公开(公告)日：2009-04-01

申请号：ES04812920

申请日：2004-12-03

Applicant: QUALCOMM INC

Inventor： KRISHNAMOORTHI RAGHURAMAN ,  GANAPATHY CHINNAPPA K

IPC: G06F17/14 ,  G06F15/00 ,  H04L27/26

Abstract: Un procedimiento para determinar una Transformada Rápida de Fourier (FFT) de una dimensión, de raíz r y de r n puntos, comprendiendo del procedimiento: a) escribir muestras que vayan a ser transformadas en una memoria (210) que tenga r muestras por fila; b) leer r filas de la memoria (210); c) determinar r FFT parciales de raíz r para generar r 2 valores de FFT parciales; d) aplicar factores de rotación a los r 2 valores de FFT parciales para generar r 2 valores de FFT parciales ponderados: y caracterizado por: e) escribir los r 2 valores de FFT parciales ponderados en un banco de registros (230); f) trasponer los r 2 valores de FFT parciales ponderados en el banco de registros (230) para generar valores traspuestos; g) escribir los valores traspuestos en la memoria (210); y h) determinar los valores de FFT a partir del contenido de la memoria (210): en el que el paso c) es llevado a cabo por medio de un motor FFT en cadena de r puntos (220) que realiza una FFT parcial de r puntos sobre las muestras de cada una de las mencionadas r filas.

公开(公告)号：MX2007011095A

公开(公告)日：2007-11-22

申请号：MX2007011095

申请日：2006-03-13

Applicant: QUALCOMM INC

Inventor： GANAPATHY CHINNAPPA K ,  WANG MICHAEL MAO ,  JAROSINSKI TADEUSZ

IPC: H04B1/16 ,  H04M1/73

Abstract: Se describen aparatos y metodos para control de modos de espera en un transceptor o receptor; en particular, se describe un transceptor que incluye un procesador configurado para determinar informacion de temporizacion relacionada con periodos de espera por lo menos para una porcion de componentes dentro del transceptor; el transceptor tambien incluye logica de control de espera acoplada al procesador para recibir informacion relacionada con periodos de espera del procesador y configurada para efectuar el apagado por lo menos de una porcion de los componentes del transceptor durante periodos de reduccion de potencia independiente del procesador.

公开(公告)号：CA2600490A1

公开(公告)日：2006-09-21

申请号：CA2600490

申请日：2006-03-13

Applicant: QUALCOMM INC

Inventor： JAROSINSKI TADEUSZ ,  GANAPATHY CHINNAPPA K ,  WANG MICHAEL MAO

IPC: H04B1/16 ,  H04M1/73

Abstract: Disclosed are apparatus and methods for control of sleep modes in a transceiver or receiver. In particular, a transceiver is disclosed including a processor configured to determine timing information concerning sleep periods for at least a portion of components within the transceiver. The transceiver also includes a sleep control logic coupled to the processor to receive information concerning sleep periods from the processor and configured to effect shutting down of the at least a portion of the components of the transceiver during power reduction periods independent of the processor.

公开(公告)号：AU2006222969A1

公开(公告)日：2006-09-21

申请号：AU2006222969

申请日：2006-03-13

Applicant: QUALCOMM INC

Inventor： WANG MICHAEL MAO ,  JAROSINSKI TADEUSZ ,  GANAPATHY CHINNAPPA K

IPC: H04B1/16 ,  H04M1/73

Abstract: Disclosed are apparatus and methods for control of sleep modes in a transceiver or receiver. In particular, a transceiver is disclosed including a processor configured to determine timing information concerning sleep periods for at least a portion of components within the transceiver. The transceiver also includes a sleep control logic coupled to the processor to receive information concerning sleep periods from the processor and configured to effect shutting down of the at least a portion of the components of the transceiver during power reduction periods independent of the processor.

公开(公告)号：SG160383A1

公开(公告)日：2010-04-29

申请号：SG2010016194

申请日：2006-03-13

Applicant: QUALCOMM INC

Inventor： JAROSINSKI TADEUSZ ,  GANAPATHY CHINNAPPA K ,  WANG MICHAEL MAO

Abstract: Disclosed are apparatus and methods for control of sleep modes in a transceiver or receiver. In particular, a transceiver is disclosed including a processor configured to determine timing information concerning sleep periods for at least a portion of components within the transceiver. The transceiver also includes a sleep control logic coupled to the processor to receive information concerning sleep periods from the processor and configured to effect shutting down of the at least a portion of the components of the transceiver during power reduction periods independent of the processor.

公开(公告)号：AR060373A1

公开(公告)日：2008-06-11

申请号：ARP070101465

申请日：2007-04-04

Applicant: QUALCOMM INC

Inventor： BAI JINXIA ,  GANAPATHY CHINNAPPA K ,  SUN THOMAS

IPC: H04L12/56

Abstract: Métodos y aparato para el reordenamiento dinámico de paquetes. En un aspecto, se proporciona un método para procesar los datos del intervalo improvisadamente para producir paquetes descifrables, en donde los datos del intervalo incluyen símbolos de modulacion intercalados. El método incluye desintercalar un flujo de los símbolos de modulacion intercalados para producir un flujo de los símbolos de modulacion, calcular flujos paralelos de las métricas LLR en base al flujo de los símbolos de modulacion, y mapear los flujos paralelos de las métricas LLR para producir un flujo de paquetes descifrables. En otro aspecto, se provee un aparato que incluye logica de desintercalacion para desintercalar un flujo de los símbolos de modulacion intercalados para producir un flujo de los símbolos de modulacion, logica de procesamiento métrica configurada para producir flujos paralelos de las métricas LLR en base al flujo de los símbolos de modulacion, y logica de mapeo configurada para mapear los flujos paralelos de las métricas LLR para producir un flujo de paquetes descifrables.