中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

10 records (took 0.021 seconds)

    FORMING METHOD OF MASK ON INTEGRATED ELECTRONIC CIRCUIT
    1.
    发明专利
    FORMING METHOD OF MASK ON INTEGRATED ELECTRONIC CIRCUIT 审中-公开

    公开(公告)号：JP2006344979A

    公开(公告)日：2006-12-21

    申请号：JP2006160600

    申请日：2006-06-09

    Applicant: ST MICROELECTRONICS CROLLES 2

    Inventor： BUSTOS JESSY ,  THONY PHILIPPE ,  CORONEL PHILIPPE

    IPC: H01L21/027 ,  G03F7/20 ,  H01L21/3205 ,  H01L21/336 ,  H01L29/786

    Abstract: PROBLEM TO BE SOLVED: To easily form a circuit member at an upper position of a cavity buried in a substrate, on the substrate of an integrated electronic circuit. SOLUTION: The upper part of the cavity C formed in the substrate 100 of the integrated electronic circuit is closed, and a hollow E is formed. The hollow E is buried by a material 10 selected so that reflection of a lithography radiation F1 may be weakened. If the radiation is irradiated after a resist layer 3 is laminated on the circuit, a portion positioned at the upper part of the hollow E of the resist layer 3 is exposed to a dosage which is lower than a threshold of development of a resist only by primary flux F1. A portion outside the hollow of the resist layer 3 is exposed to the higher dosage than the threshold, by the primary flux F1 and secondary flux F2 reflected from a surface of the substrate 100. When the resist layer 3 is developed, a mask M2 is obtained only at the upper part of the cavity C. COPYRIGHT: (C)2007,JPO&INPIT

    PROCEDE DE REALISATION DE DISPOSITIF SEMI-CONDUCTEUR A ARCHITECTURE ASYMETRIQUE
    2.
    发明专利
    PROCEDE DE REALISATION DE DISPOSITIF SEMI-CONDUCTEUR A ARCHITECTURE ASYMETRIQUE 未知

    公开(公告)号：FR2921751A1

    公开(公告)日：2009-04-03

    申请号：FR0758018

    申请日：2007-10-02

    Applicant: ST MICROELECTRONICS CROLLES 2 ,  COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： MANAKLI SERDAR ,  BUSTOS JESSY ,  CORONEL PHILIPPE ,  PAIN LAURENT

    IPC: H01L21/3105 ,  H01L21/28 ,  H01L21/336

    Abstract: L'invention concerne un procédé de réalisation de dispositif semi-conducteur à architecture asymétrique (100). Le dispositif (100) comporte un substrat (110) sur lequel est disposé au moins un empilement dans cet ordre d'une première couche photosensible (111), d'une couche non photosensible (112) et d'une seconde couche photosensible (113). Le procédé comporte au moins une étape d'insolation d'une première zone (103a, 105a) dans chacune des couches photosensibles (111, 113) par un premier faisceau d'électrons traversant la couche non photosensible (112), et au moins une autre étape d'insolation d'au moins une seconde zone d'une des deux couches photosensibles (111) par un second faisceau d'électrons ou de photons ou d'ions, la seconde zone étant en partie superposée à l'une des premières zones.

    PROCEDE DE FABRICATION D'UN TRANSISTOR A NANODOIGTS SEMICONDUCTEURS PARALLELES
    6.
    发明专利
    PROCEDE DE FABRICATION D'UN TRANSISTOR A NANODOIGTS SEMICONDUCTEURS PARALLELES 未知

    公开(公告)号：FR2889622A1

    公开(公告)日：2007-02-09

    申请号：FR0552460

    申请日：2005-08-08

    Applicant: ST MICROELECTRONICS CROLLES 2

    Inventor： CORONEL PHILIPPE ,  BUSTOS JESSY ,  WACQUEZ ROMAIN

    IPC: H01L21/336 ,  H01L29/10

    Abstract: L'invention concerne un procédé de fabrication d'un transistor à nanodoigts semiconducteurs en parallèle, comprenant les étapes suivantes :former une couche monocristalline d'un matériau semiconducteur (6) sur une couche d'un matériau sous-jacent (5) sélectivement gravable par rapport à cette couche monocristalline ;graver des cloisons parallèles dans la couche monocristalline (6) et dans la couche (5) sous-jacente ;remplir l'intervalle entre les cloisons d'un premier matériau isolant ;délimiter une partie centrale des cloisons, éliminer le premier matériau isolant autour de ladite partie centrale, et éliminer ladite couche de matériau sous-jacent sous ladite partie centrale, d'où il résulte qu'un doigt (21) dudit matériau semiconducteur est formé ; etremplir et revêtir la partie centrale d'un matériau conducteur (29).

    FORMATION D'UN MASQUE SUR UN CIRCUIT ELECTRONIQUE INTEGRE
    7.
    发明专利
    FORMATION D'UN MASQUE SUR UN CIRCUIT ELECTRONIQUE INTEGRE 未知

    公开(公告)号：FR2887074A1

    公开(公告)日：2006-12-15

    申请号：FR0505883

    申请日：2005-06-09

    Applicant: ST MICROELECTRONICS CROLLES 2 ,  COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： BUSTOS JESSY ,  THONY PHILIPPE ,  CORONEL PHILIPPE

    IPC: H01L21/027 ,  H01L23/552

    Abstract: Un procédé permet de former un masque sur un circuit électronique intégré, au dessus d'une cavité (C) créée en profondeur dans un substrat (100) du circuit. Pour cela, une surface du substrat (S) présente un enfoncement (E) au dessus de la cavité. L'enfoncement est rempli d'un matériau (10) sélectionné pour atténuer une réflexion d'un rayonnement lithographique (F1) sur la surface du substrat. Une couche de résine (3) est déposée sur le circuit puis exposée au rayonnement de sorte que des portions de résine situées au dessus de l'enfoncement et décalées par rapport à l'enfoncement reçoivent des quantités de rayonnement respectivement inférieure et supérieure à un seuil de développement de la résine. Un masque de gravure est alors obtenu sur le circuit, qui est aligné par rapport à la cavité.

    9.
    发明专利
    未知

    公开(公告)号：FR2887075B1

    公开(公告)日：2007-10-12

    申请号：FR0505880

    申请日：2005-06-09

    Applicant: ST MICROELECTRONICS CROLLES 2 ,  COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： BUSTOS JESSY ,  THONY PHILIPPE ,  CORONEL PHILIPPE

    IPC: H01L21/768 ,  H01L21/8244 ,  H01L27/11

    Abstract: A radiation attenuating layer (2) is formed above lower circuit element that is reflective to radiation. A layer transparent to radiation is formed above attenuating layer. A lithography resist mask deposited on circuit is exposed to primary radiation flux. The mask is developed to remove portions exposed to amount of radiation above mask development threshold. An upper circuit element that has one side defined by edge of attenuating layer and other side superimposed with a side of lower element is formed. An independent claim is included for integrated electronic circuit.

Patent Agency Ranking