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公开(公告)号：FR2958077B1
公开(公告)日：2013-11-15
申请号：FR1001214
申请日：2010-03-26
Inventor： THOMAS OLIVIER , FENOUILLET BERANGER CLAIRE , CORONEL PHILIPPE , DENORME STEPHANE
IPC: H01L21/8244 , G11C11/412
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公开(公告)号：FR2961015B1
公开(公告)日：2012-07-06
申请号：FR1002358
申请日：2010-06-03
Inventor： FENOUILLET BERANGER CLAIRE , THOMAS OLIVIER , CORONEL PHILIPPE , DENORME STEPHANE
IPC: H01L21/8232 , H01L21/8228 , H01L29/739
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公开(公告)号：FR2961950A1
公开(公告)日：2011-12-30
申请号：FR1002657
申请日：2010-06-24
Inventor： CORONEL PHILIPPE , FENOUILLET BERANGER CLAIRE , DENORME STEPHANE , THOMAS OLIVIER
IPC: H01L23/58 , H01L21/335 , H01L21/8232 , H01L27/085
Abstract: Un substrat de support (2) comporte des première et seconde contre-électrodes (5) disposées dans un même plan, au niveau d'une face du substrat de support (2). Une zone électriquement isolante (9) sépare les première et seconde contre-électrodes (5). Une zone semi-conductrice (7) avec des première et seconde portions est séparée du substrat de support (2) par un matériau électriquement isolant (3). Le matériau électriquement isolant (3) est différent du matériau formant le substrat de support (2). La première portion de la zone semi-conductrice (7) fait face à la première contre-électrode (5). La seconde portion de la zone semi-conductrice (7) fait face à la seconde contre-électrode (5).
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公开(公告)号：FR2911721B1
公开(公告)日：2009-05-01
申请号：FR0752776
申请日：2007-01-19
Applicant: ST MICROELECTRONICS CROLLES 2
Inventor： CORONEL PHILIPPE , FENOUILLET BERANGER CLAIRE
Abstract: The device (1) has an upper region (102) including a MOSFET type semiconductor device i.e. P-channel MOS transistor (106), with a metallic gate (108) and arranged on a semiconductor layer (118). A lower region (104) has a MOSFET type semiconductor device i.e. N-channel MOS transistor (134), arranged on a portion (132b) of another semiconductor layer, where the layers are made of strained silicon. The transistor (134) has a gate (128b) formed by a portion of a metallic layer. The latter semiconductor layer is arranged on an insulating layer (146) stacked on another metallic layer (148). An independent claim is also included for a method of manufacturing a silicon-on-insulator MOSFET device.
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公开(公告)号：FR2887370A1
公开(公告)日：2006-12-22
申请号：FR0551664
申请日：2005-06-17
Inventor： BARBE JEAN CHARLES , BARRAUD SYLVAIN , FENOUILLET BERANGER CLAIRE , GALLON CLAIRE , HALIMAOUI AOMAR
IPC: H01L29/792
Abstract: Dispositif semi-conducteur de type transistor, comportant :- un substrat (1),- une couche isolante comportant des parois latérales formées de part et d'autre de la source (100) et du drain (102),- des zones de drain (100), de canal (2a), et de source (102), la zone de canal étant formée sur la couche isolante et étant contrainte par les zones de drain et de source, comprises entre les parties latérales,- une grille (4), séparée du canal par un isolant de grille.
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Patent Agency Ranking
公开(公告)号：FR2961015A1
公开(公告)日：2011-12-09
申请号：FR1002358
申请日：2010-06-03
Inventor： FENOUILLET BERANGER CLAIRE , THOMAS OLIVIER , CORONEL PHILIPPE , DENORME STEPHANE
IPC: H01L21/8232 , H01L21/8228 , H01L29/739
Abstract: Un masque de gravure comportant le dessin de la délimitation de l'électrode de grille (9), d'un contact de source (12), d'un contact de drain (13) et d'un contact de contre-électrode est formé sur un substrat de type semi-conducteur sur isolant. Le substrat est recouvert par une couche en matériau diélectrique (5) et un matériau de grille. Le contact de contre-électrode est localisé dans le dessin de l'électrode de grille (9). Le matériau de grille est gravé pour définir l'électrode de grille (9), les contacts de source (12) et de drain (13) et le contact de contre-électrode (2). Une partie du substrat de support (2), à travers le dessin de la zone de contact de contre-électrode est libérée. Un matériau électriquement conducteur (22) est déposé sur la partie libre du substrat de support (2) pour former le contact de contre-électrode.
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公开(公告)号：FR2911721A1
公开(公告)日：2008-07-25
申请号：FR0752776
申请日：2007-01-19
Applicant: ST MICROELECTRONICS CROLLES 2
Inventor： CORONEL PHILIPPE , FENOUILLET BERANGER CLAIRE
Abstract: L'invention concerne un dispositif (1) à MOSFET (106, 134) sur SOI, comprenant :- une région supérieure (102) comportant au moins un premier dispositif semi-conducteur (106) de type MOSFET disposé sur une première couche de semi-conducteur (118) empilée sur une première couche isolante (126), une première portion (128a) d'une première couche métallique et une première portion (132a) d'une seconde couche de semi-conducteur ;- une région inférieure (104) comportant au moins un second dispositif semi-conducteur (134) de type MOSFET disposé sur une seconde portion (132b) de la seconde couche de semi-conducteur, une grille (128b) du second dispositif semi-conducteur (134) étant formée par une seconde portion (128b) de la première couche métallique.La seconde couche de semi-conducteur (132) est disposée sur une seconde couche isolante (146) empilée sur une seconde couche métallique (148).
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公开(公告)号：FR2894069B1
公开(公告)日：2008-02-22
申请号：FR0553615
申请日：2005-11-28
Inventor： CORONEL PHILIPPE , GALLON CLAIRE , FENOUILLET BERANGER CLAIRE
IPC: H01L21/336 , H01L27/11 , H01L29/78
Abstract: A metal oxide semiconductor (MOS) transistor is manufactured by forming vias (50, 51, 52) contacting a gate and source and drain regions (39, 41) on other side of a channel region (30) with respect to the gate. The semiconductor layer is made of silicon and has a thickness of 5-15 nm, the dopant for forming the amorphous regions being germanium implanted at a dose of 1 x10 1>5>at/cm 2>at 3-8 keV. Manufacture of a MOS transistor comprises forming an insulated gate on a portion of a semiconductor layer of a first conductivity type delimited by a periphery, forming amorphous regions on either side of a central region of the layer underlying the gate, turning over the entire structure, totally etching the amorphous regions, where recesses are formed between the central region and the periphery, and depositing in the recesses only a conductive material capable of forming the source and drain regions of the transistor, where vias contacting the gate and the source and drain regions of the transistor are formed on the other side of a channel region with respect to the gate. The semiconductor layer is made of silicon and has a thickness of 5-15 nm, the dopant for forming the amorphous regions being germanium implanted at a dose of 1 x10 1>5>at/cm 2>at 3-8 keV.
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公开(公告)号：FR2961950B1
公开(公告)日：2013-03-15
申请号：FR1002657
申请日：2010-06-24
Inventor： CORONEL PHILIPPE , FENOUILLET BERANGER CLAIRE , DENORME STEPHANE , THOMAS OLIVIER
IPC: H01L23/58 , H01L21/335 , H01L21/8232 , H01L27/085
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公开(公告)号：FR2904143A1
公开(公告)日：2008-01-25
申请号：FR0653082
申请日：2006-07-24
Inventor： CAZAUX YVON , CORONEL PHILIPPE , FENOUILLET BERANGER CLAIRE , ROY FRANCOIS
IPC: H01L27/146 , H04N3/15
Abstract: L'invention concerne un capteur d'images comprenant des cellules photosensibles comportant des photodiodes (D) et au moins un circuit supplémentaire à forte dissipation thermique comportant des transistors (M7, M8). Le capteur d'images est réalisé de façon monolithique et comprend une couche (60) d'un matériau semiconducteur ayant des première et deuxième faces opposées (15, 16) et comprenant, du côté de la première face (15), des premières régions (34, 38) correspondant aux bornes de puissance des transistors, l'éclairage du capteur d'images étant destiné à être réalisé du côté de la deuxième face ; un empilement de couches isolantes (70) recouvrant la première face ; un renfort (78) thermiquement conducteur recouvrant l'empilement du côté opposé à la couche ; et des vias (76) thermiquement conducteurs reliant la couche au renfort.
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