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1.发明专利
公开(公告)号：FR3070535A1
公开(公告)日：2019-03-01
申请号：FR1757907
申请日：2017-08-28
Inventor： MARZAKI ABDERREZAK , REGNIER ARNAUD , NIEL STEPHAN , HUBERT QUENTIN , CABOUT THOMAS
Abstract: Le circuit intégré comprend un élément capacitif (C) comprenant au moins une tranchée (TR) comportant une portion centrale conductrice (5) enveloppée d'une enveloppe isolante (7) et s'étendant verticalement dans un caisson (3) depuis une première face (10), une première couche conductrice (15) recouvrant une première couche isolante (17) située sur la première face (10) et une deuxième couche conductrice (25) recouvrant une deuxième couche isolante (27) située sur la première couche conductrice (15), la portion centrale conductrice (5) et la première couche conductrice (15) étant électriquement connectées et formant ainsi une première électrode (E2) de l'élément capacitif (C), la deuxième couche conductrice et le caisson (3) étant électriquement connectés et formant ainsi une deuxième électrode (E2) de l'élément capacitif (C), l'enveloppe isolante (7), la première couche isolante (17) et la deuxième couche isolante (27) formant une région diélectrique de l'élément capacitif (C).
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公开(公告)号：FR3115631B1
公开(公告)日：2022-11-04
申请号：FR2010911
申请日：2020-10-23
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： FROMENT BENOÎT , CABOUT THOMAS
Abstract: Selon un aspect, il est proposé un circuit intégré comprenant un substrat semiconducteur (SUB) ayant un premier type de conductivité et - un premier composant semiconducteur (CS1, CS2) comportant : ○ une région semiconductrice enterrée (RE1, RE2, CISO) et ayant un deuxième type de conductivité opposé au premier type de conductivité, ○ une première région de grille (PRG) et une deuxième région de grille (DRG) s’étendant chacune en profondeur depuis une face avant (FA) du substrat (SUB) jusqu’à la région semiconductrice enterrée (RE1, RE2, CISO), ○ une troisième région de grille (TRG) s’étendant en profondeur depuis la face avant (FA) du substrat semiconducteur et étant connectée électriquement à la région semiconductrice enterrée (RE1, RE2, CISO), ○ une zone, dite zone active (ZA), délimitée par la première région de grille (PRG), la deuxième région de grille (DRG) et la région semiconductrice enterrée (RE1, RE2, CISO). Figure pour l’abrégé : Figure 2
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公开(公告)号：FR3115631A1
公开(公告)日：2022-04-29
申请号：FR2010911
申请日：2020-10-23
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： FROMENT BENOÎT , CABOUT THOMAS
Abstract: Selon un aspect, il est proposé un circuit intégré comprenant un substrat semiconducteur (SUB) ayant un premier type de conductivité et - un premier composant semiconducteur (CS1, CS2) comportant : ○ une région semiconductrice enterrée (RE1, RE2, CISO) et ayant un deuxième type de conductivité opposé au premier type de conductivité, ○ une première région de grille (PRG) et une deuxième région de grille (DRG) s’étendant chacune en profondeur depuis une face avant (FA) du substrat (SUB) jusqu’à la région semiconductrice enterrée (RE1, RE2, CISO), ○ une troisième région de grille (TRG) s’étendant en profondeur depuis la face avant (FA) du substrat semiconducteur et étant connectée électriquement à la région semiconductrice enterrée (RE1, RE2, CISO), ○ une zone, dite zone active (ZA), délimitée par la première région de grille (PRG), la deuxième région de grille (DRG) et la région semiconductrice enterrée (RE1, RE2, CISO). Figure pour l’abrégé : Figure 2
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