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1.发明专利
公开(公告)号：FR3070535A1
公开(公告)日：2019-03-01
申请号：FR1757907
申请日：2017-08-28
Inventor： MARZAKI ABDERREZAK , REGNIER ARNAUD , NIEL STEPHAN , HUBERT QUENTIN , CABOUT THOMAS
Abstract: Le circuit intégré comprend un élément capacitif (C) comprenant au moins une tranchée (TR) comportant une portion centrale conductrice (5) enveloppée d'une enveloppe isolante (7) et s'étendant verticalement dans un caisson (3) depuis une première face (10), une première couche conductrice (15) recouvrant une première couche isolante (17) située sur la première face (10) et une deuxième couche conductrice (25) recouvrant une deuxième couche isolante (27) située sur la première couche conductrice (15), la portion centrale conductrice (5) et la première couche conductrice (15) étant électriquement connectées et formant ainsi une première électrode (E2) de l'élément capacitif (C), la deuxième couche conductrice et le caisson (3) étant électriquement connectés et formant ainsi une deuxième électrode (E2) de l'élément capacitif (C), l'enveloppe isolante (7), la première couche isolante (17) et la deuxième couche isolante (27) formant une région diélectrique de l'élément capacitif (C).
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2.发明专利
公开(公告)号：FR3080949B1
公开(公告)日：2021-05-28
申请号：FR1853887
申请日：2018-05-04
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： HUBERT QUENTIN , MARZAKI ABDERREZAK , DELALLEAU JULIEN
IPC: H01L27/11563 , H01L21/8229
Abstract: Le dispositif de mémoire non volatile, comprend un plan mémoire (PM) comportant des rangées (RG) et des colonnes (COL) de cellules mémoires, les colonnes (COL) de cellules mémoires comportant des paires de cellules mémoires jumelles (CEL1, CEL2), les deux transistors de sélection (ST1, ST2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de sélection enterrée commune (SG), les deux transistors d'état (T1, T2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de commande enterrée commune (CG) surmontant la grille de sélection commune (SG), le dispositif comprenant en outre, pour chaque paire de cellules mémoires jumelles (CEL1, CEL2) deux régions diélectriques (QDi) situées entre la grille de commande commune (CG) et le caisson (IPW) formant de part et d'autre de la grille de commande (CG) deux interfaces diélectriques de piégeage de charges (QTI1, QTI2) respectivement dédiées aux deux cellules mémoires jumelles (CEL1, CEL2).
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Patent Agency Ranking
公开(公告)号：FR3098914A1
公开(公告)日：2021-01-22
申请号：FR1908238
申请日：2019-07-19
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： VIDAL-DHO MATTHIAS , HUBERT QUENTIN , FORNARA PASCAL
Abstract: Une détection d’humidité éventuelle dans un circuit intégré (CI) est effectuée de façon autonome par le circuit intégré lui-même. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3069954B1
公开(公告)日：2020-02-07
申请号：FR1757372
申请日：2017-08-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , RIVERO CHRISTIAN , HUBERT QUENTIN
Abstract: Circuit électronique intégré comportant un substrat semi-conducteur (1) comprenant un caisson semi-conducteur (2) isolé du reste du substrat (1) par au moins une région semi-conductrice (3) réalisée au moins en partie sous le caisson semi-conducteur (2), et comprenant un dispositif (DIS) de détection d'un amincissement du substrat (1) par sa face arrière comportant un transistor vertical (TR2), des moyens de polarisation du transistor vertical, et des moyens de comparaison (5) couplés au transistor vertical (TR2) et configurés pour générer un signal (RST) ayant une première valeur si la valeur du courant traversant le transistor vertical (TR2) est supérieure ou égale à une valeur seuil, et une deuxième valeur si la valeur du courant traversant le transistor vertical (TR2) est inférieure à la valeur seuil.
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5.发明专利
公开(公告)号：FR3080949A1
公开(公告)日：2019-11-08
申请号：FR1853887
申请日：2018-05-04
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： HUBERT QUENTIN , MARZAKI ABDERREZAK , DELALLEAU JULIEN
IPC: H01L27/11563 , H01L21/8229
Abstract: Le dispositif de mémoire non volatile, comprend un plan mémoire (PM) comportant des rangées (RG) et des colonnes (COL) de cellules mémoires, les colonnes (COL) de cellules mémoires comportant des paires de cellules mémoires jumelles (CEL1, CEL2), les deux transistors de sélection (ST1, ST2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de sélection enterrée commune (SG), les deux transistors d'état (T1, T2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de commande enterrée commune (CG) surmontant la grille de sélection commune (SG), le dispositif comprenant en outre, pour chaque paire de cellules mémoires jumelles (CEL1, CEL2) deux régions diélectriques (QDi) situées entre la grille de commande commune (CG) et le caisson (IPW) formant de part et d'autre de la grille de commande (CG) deux interfaces diélectriques de piégeage de charges (QTI1, QTI2) respectivement dédiées aux deux cellules mémoires jumelles (CEL1, CEL2).
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公开(公告)号：FR3098914B1
公开(公告)日：2021-09-24
申请号：FR1908238
申请日：2019-07-19
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： VIDAL-DHO MATTHIAS , HUBERT QUENTIN , FORNARA PASCAL
Abstract: Une détection d’humidité éventuelle dans un circuit intégré (CI) est effectuée de façon autonome par le circuit intégré lui-même. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3069954A1
公开(公告)日：2019-02-08
申请号：FR1757372
申请日：2017-08-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , RIVERO CHRISTIAN , HUBERT QUENTIN
Abstract: Circuit électronique intégré comportant un substrat semi-conducteur (1) comprenant un caisson semi-conducteur (2) isolé du reste du substrat (1) par au moins une région semi-conductrice (3) réalisée au moins en partie sous le caisson semi-conducteur (2), et comprenant un dispositif (DIS) de détection d'un amincissement du substrat (1) par sa face arrière comportant un transistor vertical (TR2), des moyens de polarisation du transistor vertical, et des moyens de comparaison (5) couplés au transistor vertical (TR2) et configurés pour générer un signal (RST) ayant une première valeur si la valeur du courant traversant le transistor vertical (TR2) est supérieure ou égale à une valeur seuil, et une deuxième valeur si la valeur du courant traversant le transistor vertical (TR2) est inférieure à la valeur seuil.
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