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1.发明专利
公开(公告)号：FR3093232A1
公开(公告)日：2020-08-28
申请号：FR1901792
申请日：2019-02-22
Inventor： LA ROSA FRANCESCO , MANTELLI MARC , NIEL STEPHAN , REGNIER ARNAUD
IPC: H01L27/11563
Abstract: Le dispositif (DIS) de fonction physiquement non-clonable, comporte un ensemble (ENS) de paires (P) de transistors (OTP1, OTP2) destinés à avoir une même tension de seuil mais présentant chacun une tension de seuil effective (Vteff) appartenant à une distribution aléatoire commune (DST), un moyen de lecture différentielle (LECT) configuré pour mesurer la différence entre les tensions de seuil effectives (Vteff) des paires (P) de transistors (OTP1, OTP2) et pour identifier des paires de transistors dites non fiables (NF) dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge (MRG), et un moyen d’écriture (ECR) configuré pour décaler la tension de seuil effective (C2, E1) d’un transistor de chaque paire non fiable (NF), de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l’intérieur de ladite distribution aléatoire commune (DST). Figure pour l’abrégé : Fig 2
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公开(公告)号：FR3063415A1
公开(公告)日：2018-08-31
申请号：FR1751596
申请日：2017-02-28
Inventor： FROMENT BENOIT , NIEL STEPHAN , REGNIER ARNAUD , MARZAKI ABDERREZAK
Abstract: Circuit intégré comportant un substrat semiconducteur (PSUB), un caisson semiconducteur (PW) d'un premier type de conductivité électriquement isolé du reste du substrat par une région d'isolation (NW, NISO), une tranchée isolante supérieure (STI) s'étendant depuis une face avant du caisson (PW) jusqu'à une profondeur située à distance du fond du caisson. Le circuit intégré comporte au moins deux zones d'isolation additionnelles (TISO1, TISO2) électriquement isolées du caisson (PW) s'étendant à l'intérieur du caisson (PW) selon une première direction (Y) et verticalement depuis la face avant jusqu'au fond du caisson (PW). Au moins une région résistive pincée (RP) est délimitée par lesdites au moins deux zones d'isolation additionnelles (TISO1, TISO2), la tranchée isolante supérieure (STI) et la région d'isolation (NW, NISO). Au moins deux zones de contact (P1, P2) sont situées au niveau de la face avant du caisson (PW) et sont électriquement couplées à ladite région résistive pincée (RP).
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3.发明专利
公开(公告)号：FR3070535A1
公开(公告)日：2019-03-01
申请号：FR1757907
申请日：2017-08-28
Inventor： MARZAKI ABDERREZAK , REGNIER ARNAUD , NIEL STEPHAN , HUBERT QUENTIN , CABOUT THOMAS
Abstract: Le circuit intégré comprend un élément capacitif (C) comprenant au moins une tranchée (TR) comportant une portion centrale conductrice (5) enveloppée d'une enveloppe isolante (7) et s'étendant verticalement dans un caisson (3) depuis une première face (10), une première couche conductrice (15) recouvrant une première couche isolante (17) située sur la première face (10) et une deuxième couche conductrice (25) recouvrant une deuxième couche isolante (27) située sur la première couche conductrice (15), la portion centrale conductrice (5) et la première couche conductrice (15) étant électriquement connectées et formant ainsi une première électrode (E2) de l'élément capacitif (C), la deuxième couche conductrice et le caisson (3) étant électriquement connectés et formant ainsi une deuxième électrode (E2) de l'élément capacitif (C), l'enveloppe isolante (7), la première couche isolante (17) et la deuxième couche isolante (27) formant une région diélectrique de l'élément capacitif (C).
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公开(公告)号：FR3059458B1
公开(公告)日：2019-03-29
申请号：FR1661500
申请日：2016-11-25
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
IPC: G11C16/04 , H01L27/115
Abstract: Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.
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公开(公告)号：FR3049380B1
公开(公告)日：2018-11-23
申请号：FR1652445
申请日：2016-03-22
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
IPC: H01L27/115 , G11C16/04
Abstract: Le dispositif de mémoire non volatile comprend des cellules-mémoires (C3,j) comprenant chacune un transistor d'état (T3,j) sélectionnable possédant une grille flottante et une grille de commande (CG3). Le transistor d'état (T3,j) est du type à appauvrissement et avantageusement configuré pour présenter une tension de seuil de préférence négative lorsque la cellule-mémoire est dans un état vierge. On peut alors appliquer lors de la lecture de la cellule-mémoire, une tension de lecture nulle sur la grille de commande (CG3) ainsi que sur les grilles de commande des transistors d'états de toutes les cellules-mémoires du dispositif de mémoire.
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Patent Agency Ranking
公开(公告)号：FR3021804A1
公开(公告)日：2015-12-04
申请号：FR1454891
申请日：2014-05-28
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
Abstract: L'invention concerne une cellule mémoire non volatile (Ci,j) sur substrat semi-conducteur, comprenant un premier transistor (TRi,j) comportant une grille de contrôle (CG), une grille flottante (FGr) et une région de drain (D), un second transistor (TEi,j) comportant une grille de contrôle (CG), une grille flottante (FGe) et une région de drain (D), dans laquelle les grilles flottantes (FGr, FGe) des premier et second transistors sont reliées électriquement, et le second transistor comprend une région conductrice (IS, n1) reliée électriquement à sa région de drain (D) et s'étendant en regard de sa grille flottante (FGe) par l'intermédiaire d'une couche diélectrique tunnel (D1).
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公开(公告)号：FR3002811A1
公开(公告)日：2014-09-05
申请号：FR1351837
申请日：2013-03-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： REGNIER ARNAUD , NIEL STEPHAN , LA ROSA FRANCESCO
Abstract: L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).
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公开(公告)号：FR2978867A1
公开(公告)日：2013-02-08
申请号：FR1157056
申请日：2011-08-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： FORNARA PASCAL , REGNIER ARNAUD
Abstract: L'invention concerne une résistance ajustable, formée sur une première couche isolante (41) d'un substrat, comprenant : une première couche de silicium polycristallin (43) recouverte d'une deuxième couche isolante (44) d'une première épaisseur, excepté dans une région où la première couche de silicium polycristallin (43) est recouverte d'une couche mince d'isolant (49) d'une deuxième épaisseur inférieure à la première épaisseur ; une deuxième couche de silicium polycristallin (50) recouvrant la deuxième couche isolante (44) et la couche mince d'isolant (49) ; de chaque côté de la deuxième couche isolante (44) et à distance de celle-ci, un premier et un deuxième via conducteur (51, 52) permettant d'accéder aux bornes de la résistance sur la première couche de silicium polycristallin (43) ; et un troisième via conducteur (53) permettant d'accéder à une prise de contact sur la deuxième couche de silicium polycristallin (50).
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公开(公告)号：FR3076394A1
公开(公告)日：2019-07-05
申请号：FR1850048
申请日：2018-01-04
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： REGNIER ARNAUD , MORILLON DANN , JULIEN FRANCK , HESSE MARJORIE
IPC: H01L21/8249 , H01L29/94
Abstract: L'invention concerne un procédé de fabrication d'un transistor MOS dans lequel des espaceurs (10) sont formés avant la grille (14).
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公开(公告)号：FR3021803A1
公开(公告)日：2015-12-04
申请号：FR1454893
申请日：2014-05-28
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
IPC: G11C7/18 , G11C16/02 , H01L21/8242
Abstract: L'invention concerne une mémoire non volatile (MA2) sur substrat semi-conducteur , comprenant : une première cellule mémoire comportant un transistor à grille flottante (TRi,j) et un transistor de sélection (ST) ayant une grille de contrôle verticale enterrée (CSG), une seconde cellule mémoire (Ci,j+i) comportant un transistor à grille flottante (TRi,j+i) et un transistor de sélection (ST) ayant la même grille de contrôle (CSG) que le transistor de sélection de la première cellule mémoire, une première ligne de bit (RBLj) reliée au transistor à grille flottante (TRi,j) de la première cellule mémoire, et une seconde ligne de bit (RBLj+1) reliée au transistor à grille flottante (TRi,j+i) de la seconde cellule mémoire (Ci,j+i).
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