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公开(公告)号：FR2905040A1
公开(公告)日：2008-02-22
申请号：FR0607416
申请日：2006-08-21
Applicant: ST MICROELECTRONICS SA
Inventor： DEDIEU SEBASTIEN , LAJOINIE JEROME , HOUDEBINE MARC
Abstract: L'invention vise un circuit comprenant une boucle à verrouillage de phase comportant un comparateur (COMP) recevant en entrée un mot numérique cible représentatif d'un rapport cible non-entier entre un signal principal et un signal de référence ayant une fréquence de référence ; un oscillateur (DCO) commandé numériquement, couplé au comparateur et apte à délivrer un signal de sortie ; au moins une boucle de retour (BR) couplée entre la sortie dudit oscillateur et ledit comparateur. Celle-ci comprend un dispositif, apte à élaborer un mot numérique représentatif du rapport non-entier entre la période dudit signal de référence et la période dudit signal de sortie, ledit signal de référence et ledit signal de sortie correspondant respectivement au premier et deuxième signal, et ladite partie entière N fixée étant égale à la partie entière dudit rapport cible non-entier. Ledit comparateur (COMP) est apte à comparer lesdits mot numérique et mot numérique cible. Ledit oscillateur est apte à régler la fréquence dudit signal de sortie en fonction du résultat délivré par ledit comparateur.
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公开(公告)号：FR2905040B1
公开(公告)日：2008-10-31
申请号：FR0607416
申请日：2006-08-21
Applicant: ST MICROELECTRONICS SA
Inventor： DEDIEU SEBASTIEN , LAJOINIE JEROME , HOUDEBINE MARC
Abstract: A phase-locked loop circuit having a comparator that receives a target digital word representative of a non-integer target ratio between a main signal and a reference signal having a reference frequency. The circuit also includes digitally-controlled oscillator coupled to the comparator to deliver an output signal. One return loop is coupled between the output of the oscillator and the comparator. The latter includes a device to generate a digital word representing the non-integer ratio between the period of the reference signal and the period of the output signal, the reference signal and the output signal respectively corresponding to the first and second signal, and the fixed integer part N being equal to the integer part of the target non-integer ratio. The comparator compares the digital word and target digital word. The oscillator adjusts the frequency of the output signal as a function of the result delivered by the comparator.
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公开(公告)号：FR2879859B1
公开(公告)日：2007-07-20
申请号：FR0413596
申请日：2004-12-20
Applicant: ST MICROELECTRONICS SA
Inventor： DEDIEU SEBASTIEN , HOUDEBINE MARC
IPC: H03L7/197
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公开(公告)号：FR2879858A1
公开(公告)日：2006-06-23
申请号：FR0413434
申请日：2004-12-16
Applicant: ST MICROELECTRONICS SA
Inventor： DEDIEU SEBASTIEN , PAILLARDET FREDERIC , PROVINS GERALD
IPC: H03L7/089
Abstract: Procédé de correction du déphasage entre deux signaux d'entrée (Fref, Fdiv) d'une boucle à verrouillage de phase comprenant une pompe de charge (PC) connectée à un filtre (FI). Préalablement à l'occurrence du premier des deux signaux d'entrée, on réalise une phase d'étalonnage dans laquelle on déconnecte l'entrée du filtre (FI) de la sortie de la pompe de charge (PC), on égalise la tension de sortie de la pompe de charge (PC) avec la tension d'entrée du filtre (FI) à une erreur près, les amplitudes des courants opposés circulant dans la pompe (PC) étant égales, puis lors des deux occurrences respectives des deux signaux d'entrée (Fref' Fdiv), on reconnecte l'entrée du filtre (FI) à la sortie de la pompe de charge (PC), on élabore respectivement deux signaux déphasés retardés (Frefr, Fdivr) par rapport aux signaux d'entrée (Fref, Fdiv), en réponse auxquels on provoque respectivement les coupures successives desdits deux courants opposés, avant de recommencer la phase d'étalonnage.
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公开(公告)号：FR2851859B1
公开(公告)日：2006-03-03
申请号：FR0302422
申请日：2003-02-27
Applicant: ST MICROELECTRONICS SA
Inventor： COTTIN DENIS , DEDIEU SEBASTIEN
IPC: H03F3/16 , H03F3/30 , H03K19/0185 , H03L7/089
Abstract: The interface circuit comprises one or two input branches and a single output branch. The output branch comprises two complementary transistors whose control electrodes are connected to the intermediate nodes of one of the input branches. The circuit serves as a voltage follower capable of feeding a further circuit which has a low input impedance. The interface circuit comprises one or two input branches and a single output branch. Each branch is connected between the upper and lower supply terminals. Each input branch includes a transistor whose control electrode is connected to the input of the interface circuit, and two other electrodes connected to the supply. A current source is placed between the supply terminals and an intermediate node connected to the last transistor node via one or more diodes. The output branch comprises two complementary transistors whose control electrodes are connected to the intermediate nodes of one of the input branches. One of the electrodes of each of the complementary transistors is connected to the output of the circuit. The last electrode of each of the transistors is connected to the supply terminal.
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Patent Agency Ranking
公开(公告)号：FR2809266A1
公开(公告)日：2001-11-23
申请号：FR0006468
申请日：2000-05-19
Applicant: ST MICROELECTRONICS SA
Inventor： DEDIEU SEBASTIEN , PAILLARDET FREDERIC , TELLIEZ ISABELLE
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公开(公告)号：FR3054760A1
公开(公告)日：2018-02-02
申请号：FR1657226
申请日：2016-07-27
Applicant: ST MICROELECTRONICS SA
Inventor： DEDIEU SEBASTIEN , HOUDEBINE MARC
Abstract: Procédé de communication sans contact d'un objet avec un lecteur par modulation active de charge, comprenant un premier mode de communication comportant une génération d'un signal d'horloge principal (SH1) au sein dudit objet incluant une phase d'étalonnage comportant un asservissement du signal de sortie (SSP) d'un oscillateur principal commandé (OSCP) sur la phase et la fréquence d'un signal d'horloge secondaire (SH2) reçu du lecteur (RD) et une estimation d'un rapport de fréquences entre la fréquence du signal de sortie (SSP) de l'oscillateur principal et une fréquence de référence d'un signal de référence (SRF) issu d'un oscillateur de référence (OSCR) et une phase d'émission comportant un asservissement uniquement en fréquence du signal de sortie (SSP) de l'oscillateur principal sur la fréquence du signal de référence corrigée par ledit rapport estimé, ledit signal d'horloge principal (SH1) étant issu du signal de sortie (SSP) de l'oscillateur principal.
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公开(公告)号：FR3044098A1
公开(公告)日：2017-05-26
申请号：FR1561153
申请日：2015-11-19
Applicant: ST MICROELECTRONICS SA
Inventor： HOUDEBINE MARC , DEDIEU SEBASTIEN
Abstract: On détermine la fréquence d'un signal (SIG) à partir d'un signal périodique de référence (REF), en utilisant des moyennes glissantes de nombres de périodes dudit signal (SIG) durant des périodes du signal (REF) de référence.
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公开(公告)号：FR2890257A1
公开(公告)日：2007-03-02
申请号：FR0508684
申请日：2005-08-23
Applicant: ST MICROELECTRONICS SA
Inventor： DEDIEU SEBASTIEN , LARCHANCHE JEAN FRANCOIS , PAILLARDET FREDERIC
Abstract: Un élément de circuit électronique (100) possède deux valeurs de capacité sélectionnées au moyen d'un signal de commande principal (C). L'élément comprend deux composants électroniques à capacité variable (1, 2) connectés en parallèle et recevant chacun des signaux de commande intermédiaires inverses (C1, C2), dérivés du signal de commande principal. Les deux composants à capacité variable (1, 2) sont différenciés par un paramètre de configuration. L'élément de circuit présente une variation de capacité correspondant à la différence entre les variations de capacité respectives des deux composants (F1, F2) lors d'une inversion du signal de commande principal. La variation de capacité de l'élément de circuit peut être inférieure à 5 attoFarads.
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公开(公告)号：FR2851859A1
公开(公告)日：2004-09-03
申请号：FR0302422
申请日：2003-02-27
Applicant: ST MICROELECTRONICS SA
Inventor： COTTIN DENIS , DEDIEU SEBASTIEN
IPC: H03F3/30 , H03F3/16 , H03K19/0185 , H03L7/089
Abstract: The interface circuit comprises one or two input branches and a single output branch. The output branch comprises two complementary transistors whose control electrodes are connected to the intermediate nodes of one of the input branches. The circuit serves as a voltage follower capable of feeding a further circuit which has a low input impedance. The interface circuit comprises one or two input branches and a single output branch. Each branch is connected between the upper and lower supply terminals. Each input branch includes a transistor whose control electrode is connected to the input of the interface circuit, and two other electrodes connected to the supply. A current source is placed between the supply terminals and an intermediate node connected to the last transistor node via one or more diodes. The output branch comprises two complementary transistors whose control electrodes are connected to the intermediate nodes of one of the input branches. One of the electrodes of each of the complementary transistors is connected to the output of the circuit. The last electrode of each of the transistors is connected to the supply terminal.
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