公开(公告)号：FR2998408A1

公开(公告)日：2014-05-23

申请号：FR1261099

申请日：2012-11-21

Applicant: ST MICROELECTRONICS SA

Inventor： FEKI ANIS ,  TURGIS DAVID ,  LAFONT JEAN-CHRISTOPHE

IPC: G11C11/412 ,  G11C8/16

Abstract: Matrice de cellules mémoire statique à accès aléatoire SRAM, s'appuyant sur une architecture de type 8T ou 10T, dans laquelle la sélection d'une cellule s'effectue par sélection croisée du port de lecture, selon une ligne et une colonne de la matrice, réduisant ainsi les courants de fuite et permettant de construire des matrices plus basse consommation ou bien d'accroître le nombre de cellules mémoire dans une matrice.

公开(公告)号：FR2986652A1

公开(公告)日：2013-08-09

申请号：FR1251037

申请日：2012-02-03

Applicant: ST MICROELECTRONICS SA

Inventor： FEKI ANIS

IPC: G11C7/12 ,  G11C7/18 ,  G11C11/417 ,  G11C11/4197

Abstract: L'invention concerne une mémoire volatile (5) comprenant des cellules mémoire volatiles dans lesquelles des opérations d'écriture et de lecture de données sont réalisées. Les cellules mémoire sont disposées en rangées et en colonnes (COL) et sont réparties en premiers groupes (G , G , G ) distincts de cellules mémoire pour chaque colonne. La mémoire comprend, pour chaque colonne, une ligne de bits d'écriture (BLT) dédiée à des opérations d'écriture et connectée à toutes les cellules mémoire de la colonne et des lignes de bits de lecture (RBLT , RBLF , RBLT , RBLF , RBLT , RBLF ) dédiées à des opérations de lecture. Chaque ligne de bits de lecture est connectée à toutes les cellules mémoire de l'un des premiers groupes de cellules mémoire. Chaque cellule mémoire de la colonne est connectée à une seule des lignes de bits de lecture.

公开(公告)号：FR2986653A1

公开(公告)日：2013-08-09

申请号：FR1251036

申请日：2012-02-03

Applicant: ST MICROELECTRONICS SA

Inventor： FEKI ANIS ,  LAFONT JEAN-CHRISTOPHE ,  TURGIS DAVID

IPC: G11C8/12 ,  G11C11/417 ,  G11C11/4197

Abstract: L'invention concerne une mémoire volatile comprenant des cellules mémoire volatiles (20) adaptées pour que des opérations d'écriture et de lecture de données se réalisent. Les cellules mémoire sont disposées en rangées et en colonnes, et, en outre, sont réparties en groupes distincts de cellules mémoire pour chaque rangée. La mémoire comprend un premier circuit (PG0 , PG0 , PG1 , PG1 , WL_MUX) de sélection de cellules mémoire configuré pour effectuer des opérations d'écriture et un deuxième circuit (RPD , RPD ), différent du premier circuit, de sélection de cellules mémoire configuré pour effectuer des opérations de lecture. Le premier circuit est adapté à sélectionner, pour chaque rangée, des cellules mémoire de l'un des groupes de cellules mémoire pour une opération d'écriture. Le deuxième circuit est adapté à sélectionner, pour chaque rangée, des cellules mémoire de l'un des groupes de cellules mémoire pour une opération de lecture.