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    MATRICE DE CELLULES MEMOIRE STATIQUE A ACCES ALEATOIRE
    2.
    发明专利
    MATRICE DE CELLULES MEMOIRE STATIQUE A ACCES ALEATOIRE 未知

    公开(公告)号：FR2998408A1

    公开(公告)日：2014-05-23

    申请号：FR1261099

    申请日：2012-11-21

    Applicant: ST MICROELECTRONICS SA

    Inventor： FEKI ANIS ,  TURGIS DAVID ,  LAFONT JEAN-CHRISTOPHE

    IPC: G11C11/412 ,  G11C8/16

    Abstract: Matrice de cellules mémoire statique à accès aléatoire SRAM, s'appuyant sur une architecture de type 8T ou 10T, dans laquelle la sélection d'une cellule s'effectue par sélection croisée du port de lecture, selon une ligne et une colonne de la matrice, réduisant ainsi les courants de fuite et permettant de construire des matrices plus basse consommation ou bien d'accroître le nombre de cellules mémoire dans une matrice.

    CELLULE DE MEMOIRE TCAM ET COMPOSANT INTEGRANT UNE MATRICE DE TELLES CELLULES
    4.
    发明专利
    CELLULE DE MEMOIRE TCAM ET COMPOSANT INTEGRANT UNE MATRICE DE TELLES CELLULES 未知

    公开(公告)号：FR3006095A1

    公开(公告)日：2014-11-28

    申请号：FR1354713

    申请日：2013-05-24

    Applicant: ST MICROELECTRONICS SA

    Inventor： MENUT OLIVIER ,  TURGIS DAVID ,  CIAMPOLINI LORENZO

    IPC: G11C15/04 ,  G11C11/401

    Abstract: Cellule (1) de mémoire adressable par contenu ternaire, configurée pour comparer une donnée binaire d'entrée présente au niveau d'une borne d'entrée SL de la cellule, avec deux données binaires de référence, et délivrer un signal de concordance au niveau d'une ligne de concordance ML à laquelle est reliée ladite cellule, ladite cellule incluant : • un premier circuit de stockage(2) dont un point (23) est à un potentiel représentatif de la première donnée binaire de référence ; • un second circuit de stockage (3) dont un point (33) est à un potentiel représentatif de la seconde donnée binaire de référence ; • un circuit de comparaison (4), connecté auxdits points (23, 33) des premier et second circuits de stockage (23), et à ladite borne d'entrée SL de la cellule, et présentant un point de comparaison (50) dont le potentiel est représentatif de la comparaison de la donnée binaire d'entrée avec les première et seconde données de référence, dans lequel ledit point de comparaison (50) est connecté à un étage de sortie (5), ledit étage de sortie étant connecté à la ligne de concordance ML, et configuré pour délivrer sur la ligne de concordance un signal fondé sur le potentiel du point de comparaison.

    CELLULE DE MEMOIRE VIVE A ENCOMBREMENT ET COMPLEXITE REDUITS
    7.
    发明专利
    CELLULE DE MEMOIRE VIVE A ENCOMBREMENT ET COMPLEXITE REDUITS 未知

    公开(公告)号：FR2871922A1

    公开(公告)日：2005-12-23

    申请号：FR0406600

    申请日：2004-06-17

    Applicant: ST MICROELECTRONICS SA

    Inventor： FREY CHRISTOPHE ,  TURGIS DAVID ,  LAFONT JEAN CHRISTOPHE

    IPC: G11C11/412 ,  G11C11/40 ,  H03K3/356

    Abstract: L'invention concerne une cellule mémoire (1), qui comprend :-un bistable (2) présentant des bornes de lecture/écriture complémentaires;-une ligne d'écriture de bit à 1 (wb11);-un premier transistor interrupteur (T4) entre la ligne d'écriture de bit à 1 et la borne, sa grille étant connectée à une ligne de sélection de mot (Wll);-une ligne d'écriture de bit à 0 (wb10);-un second transistor interrupteur (T3) entre la ligne d'écriture de bit à 0 et la borne, sa grille étant connectée à une ligne de sélection de mot (W12);-une ligne de lecture de bit (b1r);-des transistors de lecture (T1, T2), dont une grille est connectée à une borne de lecture/écriture et dont l'autre est connectée à une ligne de sélection de mot.L'invention permet notamment de réduire la surface et la complexité d'une cellule mémoire.

    CIRCUIT DE QUALIFICATION ET DE CARACTERISATION D'UNE MEMOIRE EMBARQUEE DANS UN PRODUIT SEMI-CONDUCTEUR
    9.
    发明专利
    CIRCUIT DE QUALIFICATION ET DE CARACTERISATION D'UNE MEMOIRE EMBARQUEE DANS UN PRODUIT SEMI-CONDUCTEUR 未知

    公开(公告)号：FR2901362A1

    公开(公告)日：2007-11-23

    申请号：FR0604475

    申请日：2006-05-19

    Applicant: ST MICROELECTRONICS SA

    Inventor： TURGIS DAVID ,  BOROT BERTRAND

    IPC: G01R31/3187 ,  G11C29/00

    Abstract: Un circuit et procédé de qualification ou de caractérisation d'une mémoire (600) intégrée dans un circuit semi-conducteur et comportant un circuit d'adressage (ADD), un circuit d'horloge (CK) et un circuit de lecture (Q). Le circuit comporte :- des moyens d'initialisation (RAZ) de la mémoire venant charger au moins deux points mémoires avec deux valeurs complémentaires, lesdits points mémoires étant respectivement adressables via une première et une seconde adresses ;- une boucle d'oscillation comportant un circuit logique permettant de générer alternativement lesdites première et seconde adresses à partir des données lues en mémoire de manière à provoquer une alternance d'opérations de lecture entre lesdits premier et second point mémoires provoquant ainsi un phénomène oscillatoire mesurable en interne ou en externe et dont la fréquence dépend des paramètres internes de ladite mémoire.

    10.
    发明专利
    未知

    公开(公告)号：FR2885258B1

    公开(公告)日：2007-08-10

    申请号：FR0504456

    申请日：2005-05-02

    Applicant: ST MICROELECTRONICS SA

    Inventor： GENEVAUX FRANCK ,  TURGIS DAVID

    IPC: G11C7/14

    Abstract: To detect the completion of an operation for writing of a data bit into a memory cell, during the write operation, a data bit written in the memory cell is stored in a dummy memory cell and a change of state of the internal nodes of the dummy memory cell is detected upon the completion of the write operation. The data bit is stored in the dummy memory cell in a storage device that has a lower capacitance relative to the capacitance of the memory cell.

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