公开(公告)号：FR3091433A1

公开(公告)日：2020-07-03

申请号：FR1874286

申请日：2018-12-28

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS ALPS SAS

Inventor： LE TUAL STÉPHANE ,  BLANC JEAN-PIERRE ,  DUPERRAY DAVID

IPC: H03M1/66

Abstract: Le dispositif électronique comprend- un étage d’acquisition (3) destiné à recevoir un signal d’entrée numérique (SEN) et configuré pour générer respectivement un premier signal numérique (SN1) et un deuxième signal numérique (SN2) qui est l’opposé du premier signal numérique (SN1),- un premier étage de traitement (4) et un deuxième étage de traitement (5) destinés à recevoir respectivement le premier signal numérique (SN1) et le deuxième signal numérique (SN2) et configurés pour générer respectivement un premier signal analogique (SA1) au rythme d’un premier signal d’horloge (Sclk1) et un deuxième signal analogique (SA2) au rythme d’un deuxième signal d’horloge (Sclk2) qui est l’opposé du premier signal d’horloge (Sclk1) à une tolérance près, et- un étage de sortie (6) configuré pour générer un signal de sortie analogique (SSA) égal au premier signal analogique (SA1) ou au deuxième signal analogique (SA2), en fonction de la valeur du premier ou du deuxième signal d’horloge (Sclk1 ou Sclk2). Figure pour l’abrégé : figure 2

公开(公告)号：FR3098363A1

公开(公告)日：2021-01-08

申请号：FR1907471

申请日：2019-07-04

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS ALPS SAS

Inventor： LE TUAL STEPHANE ,  DUPERRAY DAVID ,  BLANC JEAN-PIERRE

IPC: H03K17/16 ,  H01L29/772 ,  H03K17/687

Abstract: Circuit échantillonneur La présente description concerne un circuit échantillonneur comportant au moins un transistor (300) MOS comprenant, entre une première métallisation (317) reliée à une région de source (303) du transistor et une deuxième métallisation (321) reliée à une région de drain (305) du transistor, une troisième métallisation (323) recevant une tension de référence. Figure pour l'abrégé : Fig. 4

公开(公告)号：FR3091433B1

公开(公告)日：2020-12-18

申请号：FR1874286

申请日：2018-12-28

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS ALPS SAS

Inventor： LE TUAL STÉPHANE ,  BLANC JEAN-PIERRE ,  DUPERRAY DAVID

IPC: H03M1/66

Abstract: Le dispositif électronique comprend- un étage d’acquisition (3) destiné à recevoir un signal d’entrée numérique (SEN) et configuré pour générer respectivement un premier signal numérique (SN1) et un deuxième signal numérique (SN2) qui est l’opposé du premier signal numérique (SN1),- un premier étage de traitement (4) et un deuxième étage de traitement (5) destinés à recevoir respectivement le premier signal numérique (SN1) et le deuxième signal numérique (SN2) et configurés pour générer respectivement un premier signal analogique (SA1) au rythme d’un premier signal d’horloge (Sclk1) et un deuxième signal analogique (SA2) au rythme d’un deuxième signal d’horloge (Sclk2) qui est l’opposé du premier signal d’horloge (Sclk1) à une tolérance près, et- un étage de sortie (6) configuré pour générer un signal de sortie analogique (SSA) égal au premier signal analogique (SA1) ou au deuxième signal analogique (SA2), en fonction de la valeur du premier ou du deuxième signal d’horloge (Sclk1 ou Sclk2). Figure pour l’abrégé : figure 2