公开(公告)号：FR3069102A1

公开(公告)日：2019-01-18

申请号：FR1756678

申请日：2017-07-13

Applicant: ST MICROELECTRONICS TOURS SAS

Inventor： ROUVIERE MATHIEU ,  BOUFNICHEL MOHAMED ,  LACONDE ERIC

IPC: H01L21/76

Abstract: L'invention concerne un procédé de fabrication de puces isolées (25) latéralement à partir d'une tranche semiconductrice, comprenant les étapes successives suivantes : former des tranchées périphériques (33) délimitant latéralement les puces à former (25), de profondeur supérieure ou égale à l'épaisseur des puces (25), en répétant des étapes successives de gravure ionique utilisant un plasma d'hexafluorure de silicium et de passivation utilisant un plasma d'octafluorocyclobutane de façon que, à l'issue de l'étape de formation de la tranchée (33), les parois latérales de la tranchée (33) soient recouvertes d'une couche isolante d'un polyfluoroéthylène (35) ; et amincir la tranche par sa face inférieure jusqu'à atteindre le fond de la tranchée (33) sans étape préalable de retrait de ladite couche isolante.

公开(公告)号：FR3094837A1

公开(公告)日：2020-10-09

申请号：FR1903658

申请日：2019-04-05

Applicant: ST MICROELECTRONICS TOURS SAS

Inventor： LACONDE ERIC ,  ORY OLIVIER

IPC: H01L23/60

Abstract: Dispositif de protection contre des décharges électrostatiques La présente description concerne un dispositif (200) de protection contre des décharges électrostatiques, comportant : - un substrat semiconducteur (101) d'un premier type de conductivité revêtu d'une couche semiconductrice (103) du second type de conductivité ; - à l'interface entre le substrat (101) et la couche (103), une région enterrée (105) du second type de conductivité ; - des premier (107) et deuxième (109) caissons du premier type de conductivité formés dans la couche (103) du côté de sa face opposée au substrat (101) ; - une région (111) du deuxième type de conductivité formée dans le deuxième caisson (109) du côté de sa face opposée au substrat (101) ; et - une première région d'arrêt de canal (201) du deuxième type de conductivité formée dans la couche (103) du côté de sa face opposée au substrat (101) et séparant latéralement les premier (107) et deuxième (109) caissons. Figure pour l'abrégé : Fig. 2

公开(公告)号：FR2994335A1

公开(公告)日：2014-02-07

申请号：FR1257470

申请日：2012-08-01

Applicant: ST MICROELECTRONICS TOURS SAS

Inventor： ORY OLIVIER ,  LACONDE ERIC

IPC: H01L23/58 ,  H01L27/02

Abstract: L'invention concerne un dispositif de protection d'un circuit intégré contre des surtensions, ce dispositif étant formé dans et sur un substrat semiconducteur (301) d'un premier type de conductivité et comportant : un condensateur (201) comprenant un caisson (305) du second type de conductivité pénétrant dans le substrat (301) et des tranchées (307) à parois isolées formées dans le caisson (305) et remplies d'un matériau conducteur (311) ; et une diode Zener (101) formée par la jonction entre le substrat (301) et le caisson (305).

公开(公告)号：FR3094838A1

公开(公告)日：2020-10-09

申请号：FR1903659

申请日：2019-04-05

Applicant: ST MICROELECTRONICS TOURS SAS

Inventor： LACONDE ERIC ,  ORY OLIVIER

IPC: H01L23/60

Abstract: Dispositif de protection contre des décharges électrostatiques La présente description concerne un dispositif (700) de protection contre des décharges électrostatiques, comportant : - un substrat semiconducteur (101) d'un premier type de conductivité revêtu d'une couche semiconductrice (103) du second type de conductivité ; - à l'interface entre le substrat (101) et la couche (103), une première région (105) enterrée du deuxième type ; - des premier (301) et deuxième (303) caissons du premier type formés dans la couche (103) ; - une deuxième région (305) du deuxième type formée dans le premier caisson (301) ; et - une troisième région (307) du deuxième type formée dans le deuxième caisson (303), le premier caisson (301), la couche (103), le deuxième caisson (303) et la troisième région (307) formant un premier thyristor latéral (SCR1), et le deuxième caisson (303), la couche (103), le premier caisson (301) et la deuxième région (305) formant un deuxième thyristor latéral (SCR2). Figure pour l'abrégé : Fig. 7