Abstract:
L'invention concerne une mémoire (MEM) sur microplaquette de silicium, comprenant une entrée/sortie série et un plan mémoire intégré (MA), des moyens (IDXREG) pour mémoriser une adresse de poids fort (RADH) attribuée à la mémoire au sein d'un plan mémoire étendu adressable avec une adresse étendue (EAD) comprenant une adresse de poids faible (ADL) et une adresse de poids fort (ADH), un compteur d'adresse étendue (EACNT) pour mémoriser une adresse étendue reçue sur l'entrée/sortie série de la mémoire, et appliquer l'adresse de poids faible au plan mémoire intégré, des moyens (COMP) pour comparer l'adresse de poids fort de l'adresse étendue avec l'adresse de poids fort attribuée à la mémoire, et des moyens (COMP, OUTBUF, UC) pour empêcher l'exécution d'une commande de lecture ou d'écriture du plan mémoire intégré si l'adresse de poids fort de l'adresse étendue est différente de l'adresse de poids fort attribuée à la mémoire, en laissant la mémoire effectuer la lecture de son plan mémoire intégré tout en empêchant les données lues dans le plan mémoire intégré d'être appliquées sur l'entrée/sortie série de la mémoire.
Abstract:
L'invention concerne une mémoire (MEM) sur microplaquette de silicium, comprenant une entrée/sortie série, des moyens (IDXREG) pour mémoriser une adresse de poids fort (RADH) attribuée à la mémoire au sein d'un plan mémoire étendu adressable au moyen d'une adresse étendue (EAD) comprenant une adresse de poids faible (ADL) et une adresse de poids fort (ADH), un plan mémoire intégré (MA) adressable avec l'adresse de poids faible (ADL), et au moins un registre (STREG, IDREG) accessible en lecture. Selon l'invention, la mémoire comprend des moyens (MSTDEC) pour fournir un signal de mémoire maître (MASTER) présentant une valeur active ou une valeur inactive, à partir de l'adresse de poids fort (RADH) attribuée à la mémoire, le signal de mémoire maître à la valeur active signifiant que la mémoire est maître au sein du plan mémoire étendu, le signal de mémoire maître à la valeur inactive signifiant que la mémoire est esclave au sein du plan mémoire étendu, et une unité centrale (UC) pour exécuter une commande de lecture du registre (STREG, IDREG) et de fourniture du contenu du registre sur l'entrée/sortie série de la mémoire, uniquement si la mémoire est mémoire maître au sein du plan mémoire étendu.