公开(公告)号：EP1865602A1

公开(公告)日：2007-12-12

申请号：EP06011668.8

申请日：2006-06-06

Applicant: STMicroelectronics S.r.l.

Inventor： Ciccarelli, Luca ,  Lodi, Andrea

IPC: H03K17/693

CPC classification number: H03K17/693 ,  H03K19/17736 ,  H03K19/17784

Abstract: The invention relates to a T-switch (35) for connecting first, second and third lines (L0, L1, L2) and comprising:
- an input section (31) in turn including fist, second and third input pass transistors (N0, N 1, N2), each connecting a respective line (L0, L1, L2) with a first internal node (int0) of the T-switch (35); (L0, L1, L2)
- an output section (32) in turn including fist, second and third output pass transistors (NO0, NO1, NO2), each connecting a respective line (L0, L1, L2) with a second internal node (intO0) of the T-switch (35); and
- a single buffer stage (33) connected to a first and a second voltage reference (VDD, GNU) and inserted between the first (into) and second internal node (intOO).

Abstract translation: 本发明涉及一种用于连接第一，第二和第三线路（L0，L1，L2）的T开关（35），包括：输入部分（31），其又包括第一，第二和第三输入传输晶体管（N0， N 1，N 2），每个将相应线路（L0，L1，L2）与所述T开关（35）的第一内部节点（int0）连接; （L0，L1，L2） - 输出部分（32）又包括第一，第二和第三输出传输晶体管（NO0，NO1，NO2），每个连接各个线路（L0，L1，L2）与第二内部节点 （int00）; 以及 - 连接到第一和第二参考电压（VDD，GNU）并插入在第一内部节点（第一内部节点）和第二内部节点（intOO）之间）的单个缓冲器级（33）。

公开(公告)号：EP1443418A1

公开(公告)日：2004-08-04

申请号：EP03425055.5

申请日：2003-01-31

Applicant: STMicroelectronics S.r.l.

Inventor： Campi, Fabio ,  Toma, Mario ,  Lodi, Andrea ,  Cappelli, Andrea ,  Canegallo, Roberto ,  Guerrieri, Roberto

IPC: G06F15/78 ,  G06F9/38

CPC classification number: G06F9/3885 ,  G06F9/3877 ,  G06F9/3897 ,  G06F15/7867

Abstract: The present invention relates to digital embedded architecture (1), including a microcontroller and a memory device, suitable for reconfigurable computing in digital signal processing and comprising: a processor (2), structured to implement a Very Long Instruction Word elaboration mode by a general purpose hardwired computational logic, and an additional data elaboration channel (5, 6) comprising a reconfigurable function unit based on a pipelined array (7) of configurable look-up table based cells controlled by a special purpose control unit (8), thus easing the elaboration of critical kernels algorithms.

Abstract translation: 本发明涉及一种数字嵌入式架构（1），包括微控制器和存储器件，适用于数字信号处理中的可重新配置的计算，包括：处理器（2），其被构造为通过一般的实现非常长的指令字精炼模式 以及包括基于由专用控制单元（8）控制的基于可配置的查找表的单元的流水线阵列（7）的可重新配置功能单元（5,6）的附加数据精细化通道（5,6），从而缓解 阐述关键内核算法。