公开(公告)号：CN113744775A

公开(公告)日：2021-12-03

申请号：CN202110041714.7

申请日：2021-01-13

Applicant: 三星电子株式会社

Inventor： 金旼秀 ,  金南亨 ,  金大正 ,  金度翰 ,  徐德浩 ,  申院济 ,  庾庸准 ,  李昌珉 ,  崔仁寿

IPC: G11C7/12 ,  G11C7/06 ,  G11C8/14

Abstract: 提供了存储器装置和包括存储器装置的存储器模块。所述存储器装置包括与多个存储器存储体通信的外围电路。所述多个存储体中的每个包括：存储器单元阵列，包括多个存储器单元；行解码器，通过多条字线与所述多个存储器单元连接；位线感测放大器，通过包括第一位线和第二位线的多条位线与所述多个存储器单元连接；和列解码器，被配置为将位线感测放大器与外围电路连接。存储器单元阵列包括：与第一位线连接的第一区段以及与第二位线连接的第二区段，并且第一区段和第二区段针对与行相关的错误彼此独立。

公开(公告)号：CN110308869A

公开(公告)日：2019-10-08

申请号：CN201910231779.0

申请日：2019-03-26

Applicant: 三星电子株式会社

Inventor： 金大正 ,  姜志锡 ,  高兑京 ,  金成峻 ,  金玗燮 ,  朴赞益 ,  申院济 ,  庾庸准 ,  崔仁寿

IPC: G06F3/06

Abstract: 公开一种存储器系统、存储器模块以及操作存储器模块的方法。所述存储器系统包括：非易失性存储器模块；第一控制器，被配置为控制非易失性存储器模块。非易失性存储器模块包括：易失性存储器装置；非易失性存储器装置；第二控制器，被配置为控制易失性存储器装置和非易失性存储器装置。第一控制器可被配置为将读取请求发送到第二控制器。当在根据所述读取请求的读取操作期间从非易失性存储器装置没有接收到正常数据时，第一控制器可对第二控制器执行所述读取请求的一次或多次重新发送，而不限制第一控制器执行所述读取请求的一次或多次重新发送的次数。

公开(公告)号：CN111258842A

公开(公告)日：2020-06-09

申请号：CN201910846662.3

申请日：2019-09-09

Applicant: 三星电子株式会社

Inventor： 金大正 ,  金成峻 ,  申院济 ,  庾庸准 ,  李昌珉 ,  崔仁寿

IPC: G06F11/30

Abstract: 公开存储器模块和存储器系统。一种存储器系统包括：存储器装置，其中具有多个易失性存储器模块；以及存储器控制器，电结合到所述多个易失性存储器模块。存储器控制器被配置为：响应于由所述多个易失性存储器模块中的第一易失性存储器模块生成报警信号，校正所述多个易失性存储器模块中的第一易失性存储器模块中的错误，并且在生成报警信号时并发地进行刷新所述多个易失性存储器模块中的第二易失性存储器模块的至少一部分的操作。

公开(公告)号：CN110347331A

公开(公告)日：2019-10-18

申请号：CN201910164370.1

申请日：2019-03-05

Applicant: 三星电子株式会社

Inventor： 金成峻 ,  金大正 ,  申院济 ,  庾庸准 ,  崔仁寿

IPC: G06F3/06

Abstract: 公开了一种存储器模块和包括存储器模块的存储器系统。所述存储器模块包括：第一类型存储器、第二类型存储器、串行存在检测装置和控制器。串行存在检测装置被配置为：在初始化操作期间将第二类型存储器的容量信息传送到外部主机装置。控制器被配置为：在时间上跟随初始化操作的训练操作期间，将从外部主机装置接收的针对第二类型存储器的训练命令传送到第一类型存储器。

公开(公告)号：CN113744775B

公开(公告)日：2025-02-18

申请号：CN202110041714.7

申请日：2021-01-13

Applicant: 三星电子株式会社

Inventor： 金旼秀 ,  金南亨 ,  金大正 ,  金度翰 ,  徐德浩 ,  申院济 ,  庾庸准 ,  李昌珉 ,  崔仁寿

IPC: G11C7/12 ,  G11C7/06 ,  G11C8/14

Abstract: 提供了存储器装置和包括存储器装置的存储器模块。所述存储器装置包括与多个存储器存储体通信的外围电路。所述多个存储体中的每个包括：存储器单元阵列，包括多个存储器单元；行解码器，通过多条字线与所述多个存储器单元连接；位线感测放大器，通过包括第一位线和第二位线的多条位线与所述多个存储器单元连接；和列解码器，被配置为将位线感测放大器与外围电路连接。存储器单元阵列包括：与第一位线连接的第一区段以及与第二位线连接的第二区段，并且第一区段和第二区段针对与行相关的错误彼此独立。

公开(公告)号：CN110347331B

公开(公告)日：2023-06-13

申请号：CN201910164370.1

申请日：2019-03-05

Applicant: 三星电子株式会社

Inventor： 金成峻 ,  金大正 ,  申院济 ,  庾庸准 ,  崔仁寿

IPC: G06F3/06

Abstract: 公开了一种存储器模块和包括存储器模块的存储器系统。所述存储器模块包括：第一类型存储器、第二类型存储器、串行存在检测装置和控制器。串行存在检测装置被配置为：在初始化操作期间将第二类型存储器的容量信息传送到外部主机装置。控制器被配置为：在时间上跟随初始化操作的训练操作期间，将从外部主机装置接收的针对第二类型存储器的训练命令传送到第一类型存储器。

公开(公告)号：CN113791987A

公开(公告)日：2021-12-14

申请号：CN202110081007.0

申请日：2021-01-21

Applicant: 三星电子株式会社

Inventor： 申院济 ,  金南亨 ,  金大正 ,  金度翰 ,  金旼秀 ,  徐德浩 ,  庾庸准 ,  李昌珉 ,  崔仁寿

IPC: G06F12/02

Abstract: 提供了一种用于访问存储器模块的方法。所述方法包括：对第一部分突发长度的第一数据进行编码以生成第一奇偶校验信息和第一循环冗余码；对第二部分突发长度的第二数据进行编码以生成第二奇偶校验信息和第二循环冗余码；将第一数据和第二数据写入第一存储器装置；以及将第一奇偶校验信息、第一循环冗余码、第二奇偶校验信息和第二循环冗余码写入第二存储器装置和第三存储器装置。

公开(公告)号：CN110308869B

公开(公告)日：2024-11-19

申请号：CN201910231779.0

申请日：2019-03-26

Applicant: 三星电子株式会社

Inventor： 金大正 ,  姜志锡 ,  高兑京 ,  金成峻 ,  金玗燮 ,  朴赞益 ,  申院济 ,  庾庸准 ,  崔仁寿

IPC: G06F3/06

Abstract: 公开一种存储器系统、存储器模块以及操作存储器模块的方法。所述存储器系统包括：非易失性存储器模块；第一控制器，被配置为控制非易失性存储器模块。非易失性存储器模块包括：易失性存储器装置；非易失性存储器装置；第二控制器，被配置为控制易失性存储器装置和非易失性存储器装置。第一控制器可被配置为将读取请求发送到第二控制器。当在根据所述读取请求的读取操作期间从非易失性存储器装置没有接收到正常数据时，第一控制器可对第二控制器执行所述读取请求的一次或多次重新发送，而不限制第一控制器执行所述读取请求的一次或多次重新发送的次数。

公开(公告)号：CN114721981A

公开(公告)日：2022-07-08

申请号：CN202111545971.0

申请日：2021-12-16

Applicant: 三星电子株式会社

Inventor： 庾庸准 ,  金南亨 ,  金度翰 ,  金旼秀 ,  徐德浩 ,  申院济 ,  李昌珉 ,  丁日奎 ,  崔仁寿

IPC: G06F13/16 ,  G06F13/42

Abstract: 提供了一种包括具有改进的可靠性的存储器器件的半导体器件。所述半导体器件包括：至少一个数据引脚，被配置为传输数据信号；至少一个命令地址引脚，被配置为传输命令和地址；至少一个串行引脚，被配置为传输串行数据信号；以及处理电路，连接到所述至少一个数据引脚和所述至少一个串行引脚。所述处理电路被配置为通过至少一个数据引脚从外部接收数据信号，并且所述处理电路被配置为响应于所接收的数据信号而通过至少一个串行引脚输出串行数据信号。

公开(公告)号：CN114678051A

公开(公告)日：2022-06-28

申请号：CN202111454561.5

申请日：2021-12-01

Applicant: 三星电子株式会社

Inventor： 李昌珉 ,  金南亨 ,  金大正 ,  金度翰 ,  金旼秀 ,  徐德浩 ,  申院济 ,  庾庸准 ,  丁日奎 ,  崔仁寿

IPC: G11C11/408

Abstract: 提供了一种包括具有改进的可靠性的存储器器件的电子设备。半导体器件包括：数据引脚，被配置为发送数据信号；命令/地址引脚，被配置为发送命令和地址；命令/地址接收器，连接到命令/地址引脚；以及计算单元，连接到命令/地址接收器，其中，命令/地址接收器通过命令/地址引脚从外部接收第一命令和第一地址并基于第一命令和第一地址生成第一指令，并且计算单元接收第一指令并基于第一指令执行计算。