-
公开(公告)号：CN101467460B
公开(公告)日：2016-03-23
申请号：CN200780022237.8
申请日：2007-06-18
Applicant: 卡西欧计算机株式会社 , 瑞萨电子株式会社
IPC: H04N19/00 , H04N19/587
CPC classification number: H04N7/50 , H04N19/107 , H04N19/132 , H04N19/159 , H04N19/172 , H04N19/176 , H04N19/31 , H04N19/436 , H04N19/44 , H04N19/46 , H04N19/587 , H04N19/61 , H04N19/70
Abstract: 本发明公开一种编解码器(CODEC)5，其对在MPEG格式下以240Q)S的高速帧率捕获的运动图像进行压缩和编码。所述CODEC 5将每帧中的图像划分为I图像、主帧P图像(P4，P8，P12)和其它子帧P图像(pi，p2，p3，…)。在对主帧P图像进行编码时，该CODEC 5使用在时间轴上紧邻的I图像或其它主帧的P图像作为基准图像。使用具有60fps运动图像重放性能的重放设备，为了执行重放时间等于图像捕获时间的实际速度重放，仅对主帧进行重放，在这种情况下，不需要对子帧的P图像进行解码处理。
-
公开(公告)号：CN101467460A
公开(公告)日：2009-06-24
申请号：CN200780022237.8
申请日：2007-06-18
Applicant: 卡西欧计算机株式会社 , 株式会社瑞萨科技
CPC classification number: H04N7/50 , H04N19/107 , H04N19/132 , H04N19/159 , H04N19/172 , H04N19/176 , H04N19/31 , H04N19/436 , H04N19/44 , H04N19/46 , H04N19/587 , H04N19/61 , H04N19/70
Abstract: 本发明公开一种编解码器(CODEC)5，其对在MPEG格式下以240Q)S的高速帧率捕获的运动图像进行压缩和编码。所述CODEC 5将每帧中的图像划分为I图像、主帧P图像(P4，P8，P12)和其它子帧P图像(pi，p2，p3，…)。在对主帧P图像进行编码时，该CODEC 5使用在时间轴上紧邻的I图像或其它主帧的P图像作为基准图像。使用具有60fps运动图像重放性能的重放设备，为了执行重放时间等于图像捕获时间的实际速度重放，仅对主帧进行重放，在这种情况下，不需要对子帧的P图像进行解码处理。
-
公开(公告)号：CN106355543B
公开(公告)日：2021-08-10
申请号：CN201610556581.6
申请日：2016-07-14
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供了一种数据处理系统，包括：多个数据处理装置，该多个数据处理装置基于初始设置数据并行地进行数据处理。数据处理装置各自具有唯一的ID，并且包括存储初始设置数据的多个寄存器和传送电路。传送电路接收数据包，该数据包包括作为初始设置数据的有效负载、共享信息、目的地ID和目的地地址，并且，当共享信息指示有效负载是将被共同地设置到包括其自己的数据处理装置的多个数据处理装置中的初始设置数据时，将有效负载传送至目的地地址所指示的寄存器，而不考虑在目的地ID与其自己的ID之间的不匹配。
-
公开(公告)号：CN104519367B
公开(公告)日：2019-06-11
申请号：CN201410515393.X
申请日：2014-09-29
Applicant: 瑞萨电子株式会社
IPC: H04N19/61 , H04N19/176 , H04N19/124 , H04N19/96
CPC classification number: H04N19/44 , H04N19/436 , H04N19/61
Abstract: 本发明涉及视频解码处理装置及其操作方法。公开了一种视频解码处理装置，其能降低开始并行解码处理的开销。该视频解码处理装置包括解析单元，以及第一和第二视频处理单元。包括分别具有预定像素大小的最大编码单元的信息的编码比特流被供应到解析单元的输入端子。解析单元执行编码比特流的语法的解析，由此由最大编码单元生成可并行处理的第一和第二中间流。第一视频处理单元和第二视频处理单元并行处理由解析单元生成的第一和第二中间流。
-
公开(公告)号：CN109151471A
公开(公告)日：2019-01-04
申请号：CN201810622158.0
申请日：2018-06-15
Applicant: 瑞萨电子株式会社
IPC: H04N19/124 , H04N19/159 , H04N19/172 , H04N19/42 , H04N19/44 , H04N19/50
CPC classification number: H04N19/186 , H04N19/103 , H04N19/107 , H04N19/182 , H04N19/184 , H04N19/46 , H04N19/50 , H04N19/503 , H04N19/172 , H04N19/124 , H04N19/159 , H04N19/42 , H04N19/44
Abstract: 视频编码电路包括：预测图像生成单元，被配置为接收多个图片，每个图片包含多个分量，从图片本身或存储在参考存储器中的已编码图片的分量中搜索参考图像并且基于包含在参考图像中的像素的信息来生成预测图像，所述多个分量与包含在输入图片中并且具有彼此不同的各个颜色分量相对应，所述参考图像用于对所述输入图片中包含的所述多个分量以及编码单元，所述编码单元被配置为基于从所述预测图像生成单元输出的预测图像来生成比特流，其中，所述预测图像生成单元输出指示关于分量的信息的参考分量索引包含参考图像。
-
Patent Agency Ranking
公开(公告)号：CN107402892A
公开(公告)日：2017-11-28
申请号：CN201710343722.0
申请日：2017-05-16
Applicant: 瑞萨电子株式会社
IPC: G06F12/14
CPC classification number: G06F3/0637 , G06F3/0619 , G06F3/0632 , G06F3/0673 , G06F9/468 , G06F12/1433 , G06F12/1441 , G06F21/79
Abstract: 在现有技术的半导体器件中存以下问题：不能针对在主算术单元中执行的程序使用的子算术单元对共享存储器的访问执行存储器保护。根据一个实施例，半导体器件包括：子算术单元，被配置为执行主算术单元执行的程序的一部分的处理，以及由主算术单元和子算术单元共享的共享存储器，其中所述子算术单元包括：存储器保护单元，被配置为基于从所述主算术单元提供的访问允许范围地址值来允许或禁止对所述共享存储器的访问，对所述共享存储器的访问是由子算术单元执行的处理产生的访问。
-
公开(公告)号：CN105391972A
公开(公告)日：2016-03-09
申请号：CN201510524774.9
申请日：2015-08-25
Applicant: 瑞萨电子株式会社
CPC classification number: H04N19/124 , G06K9/4614 , G06K9/6257 , H04N19/103 , H04N19/115 , H04N19/117 , H04N19/136 , H04N19/154 , H04N19/46 , H04N19/54 , H04N19/61
Abstract: 本发明涉及图像通信设备、图像发送设备和图像接收设备。包括编码部分、解码部分和图像识别部分。编码部分基于计算的编码模式对要输入的视频信号执行编码处理，并且发送编码流。解码部分对接收的编码流执行解码处理，并且输出解码图像。图像识别部分对解码图像执行图像识别处理。编码部分基于代表图像识别部分中的识别结果的确定性的识别准确性信息调整编码模式。
-
公开(公告)号：CN105245899A
公开(公告)日：2016-01-13
申请号：CN201510393593.7
申请日：2015-07-07
Applicant: 瑞萨电子株式会社
IPC: H04N19/423 , H04N19/433 , H04N19/176
CPC classification number: H04N19/159 , H04N19/105 , H04N19/12 , H04N19/16 , H04N19/176 , H04N19/433 , H04N19/436 , H04N19/597
Abstract: 本发明涉及图片编码设备、图片解码设备和图片通信系统。在图片编码设备和图片解码设备中，对参考帧存储器的访问被抑制。图片编码设备由用于图片内编码的第一编码器、用于图片间编码的第二编码器和中间缓冲器组成。由第一编码器生成的本地解码图片作为参考图片被存储在中间缓冲器中，并且第二编码器的图片间编码通过参考中间缓冲器中的本地解码图片执行。图片解码设备由用于图片内解码的第一解码器、用于图片间解码的第二解码器和中间缓冲器组成。由第一解码器生成的本地解码图片作为参考图片被存储在中间缓冲器中，并且第二解码器的图片间解码通过参考中间缓冲器中的本地解码图片执行。
-
公开(公告)号：CN101547367B
公开(公告)日：2014-07-16
申请号：CN200910128668.3
申请日：2009-03-20
Applicant: 瑞萨电子株式会社
IPC: H04N19/12 , H04N19/436 , H04N19/127
CPC classification number: H04N19/12 , G06F9/50 , H04N19/436
Abstract: 本发明提供一种在对图像编码解码装置频繁进行大量数据的初始设定时减轻外部CPU处理负担的技术。图像编码解码装置(数据处理装置)具有用于对多个图像处理模块(处理单元)进行初始设定的第一电路(103)和第二电路(102)，不直接从外部CPU接受被多个图像处理模块初始设定的信息，在第一电路设定来自CPU的用于进行初始设定的控制信息，第二电路利用设定于所述第一电路的控制信息从外部读入初始设定信息和该初始设定信息的设定目标信息，根据读入的设定目标信息向图像处理模块传送初始设定信息。CPU无需直接将被初始设定于多个图像处理模块的所有信息设置于图像编码解码装置，而且与利用DMA传送时一样，也无需由CPU设定传送源地址和传送目标地址。
-
公开(公告)号：CN107197276B
公开(公告)日：2023-09-08
申请号：CN201710116777.8
申请日：2017-03-01
Applicant: 瑞萨电子株式会社
IPC: H04N19/152 , H04N19/176
Abstract: 本发明涉及半导体设备、编码控制方法和相机设备。所述半导体设备包括：编码处理单元，其存储基于指定的编码控制信息来编码的输入数据的被编码流；缓冲器管理单元，其根据所生成数据量来计算——指示存储在发送缓冲器中的数据量的发送缓冲器占用量，以及指示存储在作为被编码流的目的地的接收缓冲器中的数据量的接收缓冲器占用量流；以及控制信息指定单元，其在发送缓冲器占用量等于或小于第一阈值时，向编码处理单元基于该接收缓冲器占用量来指定编码控制信息，并且当发送缓冲器占用量大于第一阈值时，指定编码控制信息以与在等于或小于第一阈值的情况下相比进一步减少所生成数据量。
-
-
-
-
-
-
-
-
-
Search Results
62
records
(took 0.046 seconds)
