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公开(公告)号：CN100472643C
公开(公告)日：2009-03-25
申请号：CN200410102196.1
申请日：2004-12-15
Applicant: 松下电器产业株式会社
CPC classification number: G11C7/1006 , G11C7/10 , G11C2207/104 , H01L27/10897
Abstract: 一种存储电路(10)，包括：馈通输入端子(13)，用于输入与当读取和写入存储单元时要输入的信号不同的信号；中间缓冲电路(14)，设置在其中布置存储单元的区域之间，用于转发通过馈通输入端子(13)输入的信号；和馈通输出端子(15)，用于输出被中间缓冲电路(14)转发的信号。通过馈通布线(16，17)，来分别建立馈通输入端子(13)与中间缓冲电路(14)之间的连接以及中间缓冲电路(14)与馈通输出端子(15)之间的连接。馈通布线(16，17)不连接于在读取和写入存储单元时所使用的布线，也不连接于所述存储单元。
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公开(公告)号：CN1629974A
公开(公告)日：2005-06-22
申请号：CN200410102196.1
申请日：2004-12-15
Applicant: 松下电器产业株式会社
CPC classification number: G11C7/1006 , G11C7/10 , G11C2207/104 , H01L27/10897
Abstract: 一种存储电路(10)，包括：馈通输入端子(13)，用于输入与当读取和写入存储单元时要输入的信号不同的信号；中间缓冲电路(14)，设置在其中布置存储单元的区域之间，用于转发通过馈通输入端子(13)输入的信号；和馈通输出端子(15)，用于输出被中间缓冲电路(14)转发的信号。通过馈通布线(16，17)，来分别建立馈通输入端子(13)与中间缓冲电路(14)之间的连接以及中间缓冲电路(14)与馈通输出端子(15)之间的连接。馈通布线(16，17)不连接于在读取和写入存储单元时所使用的布线，也不连接于所述存储单元。
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公开(公告)号：CN1205758C
公开(公告)日：2005-06-08
申请号：CN00129761.9
申请日：2000-10-11
Applicant: 松下电器产业株式会社
IPC: H04B3/02
CPC classification number: H04L25/028 , H04L25/0276
Abstract: 驱动分别通过终端电阻与终端偏压耦合的传输线路对。设有与上述传输线路对耦合的电流驱动器；用来监测上述传输线路对的共态电压(中间电位)和电流驱动器的电源电位之差的共态电压监测电路；与上述传输线路对耦合，而能根据该监测结果分段地修正电流驱动器的输出电流的电流修正电路。在因电流驱动器上的电源电位下降，传输线路对的共态电压变动而使该电流驱动器的电流驱动能力下降之时，将所降部分补回来，以进行恒流操作。
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公开(公告)号：CN1137516C
公开(公告)日：2004-02-04
申请号：CN98107049.3
申请日：1998-02-04
Applicant: 松下电器产业株式会社
CPC classification number: G01R31/3004 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的半导体器件包括：包括多个电路块的阵列部分；漏电流切断部分，用于切断出现在阵列部分中多个电路块的至少一个中的漏电流；以及控制部分，用于根据漏电流切断信息控制漏电流切断部分。
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公开(公告)号：CN1086521C
公开(公告)日：2002-06-19
申请号：CN98115410.7
申请日：1998-04-23
Applicant: 松下电器产业株式会社
IPC: H03D3/24
CPC classification number: G06F5/06
Abstract: 一种半导体集成电路包括：减少时钟信号和数据信号之间第一相差的相差减少电路；和接收减少了时钟信号和数据信号之间的第一相差的数据信号的电路。
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Patent Agency Ranking
公开(公告)号：CN1251328C
公开(公告)日：2006-04-12
申请号：CN200310114832.8
申请日：2003-11-07
Applicant: 松下电器产业株式会社
IPC: H01L27/10 , H01L23/52 , G11C11/413
CPC classification number: H01L27/0203 , G11C5/025 , H01L27/105
Abstract: 本发明的目的在于：提供能够减少在高位层次中的布线的占有面积的存储器宏及半导体集成电路而又不损害其通用性。为此，设置存储器阵列部、成为存储器阵列部的接口的连接电路、以及连接存储器阵列部与连接电路的信号布线。在存储器阵列部上部设置由第1及第2布线层构成的网状布线。连接电路用由第2布线层构成的中间布线连接到由设置在存储器阵列部、连接电路或者信号布线的上部的第3布线层构成的多条信号线上。设置中间布线的区域被配置在存储器阵列部或者信号布线的上部，而且，在设置中间布线的区域不存在由第2布线层构成的网状布线。
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公开(公告)号：CN1257348A
公开(公告)日：2000-06-21
申请号：CN99125496.1
申请日：1999-12-09
Applicant: 松下电器产业株式会社
IPC: H03K17/30
CPC classification number: H03F3/45717
Abstract: 主比较电路2供出对应于差动信号TX、XTX的电位差Va的检测电流Icomp;参考差动电压生成电路4生成对应于差动信号的中间电位Vm的参考差动电压OFS、XOFS;从比较电路5供出对应于该电位差的电流,作偏置电流Ioffset。因装置1输出电流Icomp、Ioffset的差电流,故其输出入特性具有偏置。因电路2、5的电路结构相同,故当电路2的Va－Icomp特性随电位Vm变化时,偏置电流Ioffset也发生同样的变化。结果,即使差动信号的电位发生变动,装置1的偏置电压也不会发生什么变化。
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公开(公告)号：CN1206953A
公开(公告)日：1999-02-03
申请号：CN98115410.7
申请日：1998-04-23
Applicant: 松下电器产业株式会社
IPC: H03B23/00
CPC classification number: G06F5/06
Abstract: 一种半导体集成电路包括:减少时钟信号和数据信号之间第一相差的相差减少电路;和接收减少了时钟信号和数据信号之间的第一相差的数据信号的电路。
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公开(公告)号：CN102640281B
公开(公告)日：2014-04-30
申请号：CN201080055292.9
申请日：2010-12-15
Applicant: 松下电器产业株式会社
IPC: H01L21/8246 , G11C16/04 , H01L27/112
CPC classification number: H01L27/112 , G11C16/0408 , G11C16/06 , H01L27/115 , H01L27/11519
Abstract: 本发明公开了一种半导体存储装置。在各存储单元由一个晶体管构成的半导体存储装置中，上述存储单元由相邻的2比特形成一个扩散图案(4)，相邻的两个晶体管共用源极区域，两个漏极区域被隔离。并且，在配置有各个扩散图案(4)中的至少一列的多个阵列(120、130)中，每个阵列分别具有独立的位线。而且，在阵列分割边界部，每个阵列的位线的各个端部分别位于在一个扩散图案(4)上隔着共用的源极区域彼此隔离的两个漏极区域上。这样一来，能够确保充分的位线分离宽度，并实现面积缩减。
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公开(公告)号：CN102640281A
公开(公告)日：2012-08-15
申请号：CN201080055292.9
申请日：2010-12-15
Applicant: 松下电器产业株式会社
IPC: H01L21/8246 , G11C16/04 , H01L27/112
CPC classification number: H01L27/112 , G11C16/0408 , G11C16/06 , H01L27/115 , H01L27/11519
Abstract: 本发明公开了一种半导体存储装置。在各存储单元由一个晶体管构成的半导体存储装置中，上述存储单元由相邻的2比特形成一个扩散图案(4)，相邻的两个晶体管共用源极区域，两个漏极区域被隔离。并且，在配置有各个扩散图案(4)中的至少一列的多个阵列(120、130)中，每个阵列分别具有独立的位线。而且，在阵列分割边界部，每个阵列的位线的各个端部分别位于在一个扩散图案(4)上隔着共用的源极区域彼此隔离的两个漏极区域上。这样一来，能够确保充分的位线分离宽度，并实现面积缩减。
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