公开(公告)号：CN101657889B

公开(公告)日：2011-11-02

申请号：CN200780052699.4

申请日：2007-05-03

Applicant: 硅绝缘体技术有限公司

Inventor： 哈里德·拉德万 ,  亚历山德罗·巴尔达罗

IPC: H01L21/311 ,  H01L21/306

CPC classification number: H01L21/31105 ,  H01L21/02052

Abstract: 本发明涉及一种处理晶片的方法，所述晶片包含至少一个硅-锗(SiGe)表面层和与所述SiGe层接触的应变硅(sSi)层，所述sSi层通过对所述SiGe层的蚀刻而被暴露，所述方法包括以下步骤：(a)对所述SiGe层的第一选择性蚀刻，之后进行可选的氧化清洁步骤；(b)利用去离子水的清洗步骤；(c)干燥；和(d)第二选择性蚀刻步骤。本发明涉及一种包含至少一个应变硅(sSi)表面层的晶片，所述sSi表面层具有5nm～100nm的厚度并且具有最多200个缺陷/晶片。

公开(公告)号：CN102184927A

公开(公告)日：2011-09-14

申请号：CN201110038036.5

申请日：2011-01-12

Applicant: 硅绝缘体技术有限公司

Inventor： 卡洛斯·马祖拉 ,  理查德·费朗

IPC: H01L27/12 ,  H01L23/52 ,  H01L21/768 ,  H01L21/84

CPC classification number: H01L27/1203 ,  H01L21/743 ,  H01L21/84 ,  H01L27/10802 ,  H01L27/10873 ,  H01L29/732 ,  H01L29/7841 ,  H01L29/78639

Abstract: 根据第一方面，本发明涉及一种制备在绝缘体上半导体衬底上的半导体器件，该绝缘体上半导体衬底包括依靠隐埋绝缘层(3，BOX)与基础衬底(2)隔离的半导体材料薄层(1)，所述器件包括在所述薄层中的第一导电区域(4，D1，S，E)以及在所述基础衬底中的第二导电区域(5，BL，SL，IL)，并且其特征在于，触点(I1，I2，IN，IP)贯穿所述绝缘层而将第一区域连接到第二区域。根据第二方面，本发明涉及一种用于制造根据其第一方面所述的半导体器件的方法。

公开(公告)号：CN102113090A

公开(公告)日：2011-06-29

申请号：CN200980130447.8

申请日：2009-07-02

Applicant: 硅绝缘体技术有限公司

Inventor： 法布里斯·勒泰特 ,  布鲁斯·富尔 ,  帕斯卡·昆纳德 ,  迈克·卡梅斯 ,  尼尔逊·麦克劳林 ,  纳特·加的纳

IPC: H01L21/20 ,  H01L33/00 ,  H01L31/18 ,  H01L21/58 ,  H01L21/762

CPC classification number: H01L33/0079 ,  H01L21/6835 ,  H01L31/1848 ,  H01L31/1852 ,  H01L31/1892 ,  H01L33/007 ,  H01L33/0095 ,  H01L33/025 ,  H01L2221/68359 ,  Y02E10/544 ,  Y02P70/521

Abstract: 本发明涉及在目标基板上形成至少部分地松弛的应变材料的方法，该方法包括相继执行的以下步骤：在中间基板上从应变材料层形成岛；通过第一热处理来至少部分地松弛所述应变材料岛；以及，将所述至少部分地松弛的应变材料岛转移到所述目标基板。

公开(公告)号：CN101636833B

公开(公告)日：2011-06-08

申请号：CN200880006632.1

申请日：2008-04-15

Applicant: 硅绝缘体技术有限公司

Inventor： 伊夫-马蒂尼·拉瓦伊兰特

IPC: H01L21/762 ,  H01L21/20 ,  H01L21/324

CPC classification number: H01L21/76251 ,  H01L21/02381 ,  H01L21/0242 ,  H01L21/0245 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/02546 ,  H01L21/02664 ,  H01L21/2007

Abstract: 一种制造外延层(3)的方法，所述方法包括：结构(10)的制造步骤和分离步骤(S5)，所述制造步骤包括：在施体衬底(1)上形成中间层(2)；和在中间层(2)上通过外延附生形成外延层(3)(S2)；中间层(2)的熔化温度比外延层(3)的熔化温度低；所述分离步骤通过应用至少一次热处理将外延层(3)与施体衬底(1)分离，所述热处理是在介于中间层(2)的熔化温度与外延层(3)的熔化温度之间的温度下进行的。

公开(公告)号：CN102047420A

公开(公告)日：2011-05-04

申请号：CN200980119575.2

申请日：2009-05-18

Applicant: 硅绝缘体技术有限公司

Inventor： 比什-因·阮

IPC: H01L27/04

CPC classification number: H01L21/76254 ,  H01L21/76256

Abstract: 具有较大晶体缺陷密度的支撑体、设置在支撑体的正面的第一区上的绝缘层以及设置在绝缘层上的表面层。可以至少在支撑体的正面的第二区上设置附加层，该附加层具有足以掩埋支撑体的晶体缺陷的厚度。衬底还可以包括在支撑体和绝缘层之间至少布置在支撑体的正面的第一区上的外延层。制造该衬底的方法包括以下步骤：在表面层的第一区上形成掩膜层；和去除未被掩膜层覆盖的第二区中的表面层和绝缘层。在第二区中形成附加层并接着将其平坦化。

公开(公告)号：CN102017075A

公开(公告)日：2011-04-13

申请号：CN200980115135.X

申请日：2009-05-21

Applicant: 硅绝缘体技术有限公司

Inventor： 卡洛斯·马祖拉 ,  比什-因·阮

IPC: H01L21/20

CPC classification number: H01L21/76251

Abstract: 在一个实施方式中，本发明提供的基材构造为使得在其顶层中制造的装置与在标准的高电阻率基材中制造的相同装置具有类似的性质。本发明的基材包括具有标准电阻率的支持体、布置在所述支持体基材上的具有优选为大于约1000Ohm-cm的高电阻率的半导体层、布置在所述高电阻率层上的绝缘层和布置在所述绝缘层上的顶层。本发明也提供制造所述基材的方法。

公开(公告)号：CN101989567A

公开(公告)日：2011-03-23

申请号：CN201010223760.0

申请日：2010-06-18

Applicant: 硅绝缘体技术有限公司

Inventor： 克里斯托夫·马勒维尔

IPC: H01L21/762 ,  H01L21/324

CPC classification number: H01L21/76254

Abstract: 本发明涉及一种用于制造绝缘体上半导体衬底的方法，该方法包括以下步骤：a)提供具有第一杂质类型的第一杂质浓度的第一半导体衬底，b)使第一半导体衬底经受第一热处理，从而降低与第一半导体衬底的一个主表面相邻的改性层中的第一杂质浓度，c)将具有降低的第一杂质浓度的改性层至少部分地转移到第二衬底上，从而获得改性的第二衬底，以及d)特别是通过常规外延生长，提供具有不同于第一杂质类型的第二杂质类型的第二杂质浓度的层。通过这样做，可以防止由第二杂质类型掺杂物对使用具有第一杂质类型掺杂物的半导体材料的生产线的污染。

公开(公告)号：CN101952934A

公开(公告)日：2011-01-19

申请号：CN200980105054.1

申请日：2009-01-23

Applicant: 硅绝缘体技术有限公司

Inventor： 拉德万·哈里德

IPC: H01L21/02 ,  H01L21/306 ,  H01L21/762

CPC classification number: H01L21/02052 ,  H01L21/02046 ,  H01L21/76254

Abstract: 本发明涉及一种用于制备半导体基板的表面的方法，该方法包括以下步骤：使半导体基板的表面氧化，由此将自然氧化物转变为人工氧化物；并且去除人工氧化物，特别地为获得无氧化物基板表面。

公开(公告)号：CN101601123B

公开(公告)日：2010-12-22

申请号：CN200780051154.1

申请日：2007-11-23

Applicant: 硅绝缘体技术有限公司

Inventor： 塞巴斯蒂安·凯尔迪勒 ,  维利·米歇尔 ,  沃尔特·施瓦岑贝格 ,  达尼埃尔·德尔普拉 ,  纳迪娅·本默罕默德

IPC: H01L21/20

CPC classification number: H01L21/2007 ,  H01L21/02052

Abstract: 本发明提供了一种将两个衬底键合在一起的方法，在键合期间所述衬底的表面彼此接触，该方法包括至少一个清洁步骤，该清洁步骤在使得要键合的两个衬底或者其中一个衬底的表面彼此接触之前清洁所述表面，其特征在于，以使得所清洁的各个表面未被显著地粗糙化的方式执行所述清洁步骤，并且其中，在所述键合之前还对所述要键合的至少一个衬底进行加热，所述加热是在这些衬底的表面彼此接触之前开始的，并且所述加热至少持续到这些表面已经彼此接触为止。本发明还涉及一种形成包括半导体材料薄层的结构的方法，该半导体材料薄层是从供体衬底被转移到第二衬底的，该方法包括以下步骤：将两种原子物质共同注入到所述供体衬底中，以生成限定了要转移的薄层的削弱区域；将这些衬底键合在一起，该方法的特征在于，以使得所述两种原子物质的峰值在所述供体衬底的厚度中具有小于的偏移的方式，注入所述两种原子物质；并且其中，根据前述方法执行所述键合。

公开(公告)号：CN101894741A

公开(公告)日：2010-11-24

申请号：CN201010178285.X

申请日：2010-05-12

Applicant: 硅绝缘体技术有限公司

Inventor： 康斯坦丁·布德尔 ,  比什-因·阮 ,  玛丽亚姆·萨达卡

IPC: H01L21/02 ,  H01L21/762 ,  H01L27/12

CPC classification number: H01L21/2007 ,  H01L21/187 ,  H01L21/26513 ,  H01L21/823412 ,  H01L21/823481 ,  H01L27/1207

Abstract: 本发明涉及一种混合半导体基片的制造方法，所述方法包括以下步骤：(a)提供包含绝缘体上半导体(SeOI)区域和块状半导体区域的混合半导体基片，所述绝缘体上半导体(SeOI)区域包含基础基片之上的绝缘层和所述绝缘层之上的SeOI层，其中所述SeOI区域和所述块状半导体区域共享同一基础基片；(b)提供所述SeOI区域上的掩模层；和(c)通过同时掺杂所述SeOI区域和所述块状半导体区域来形成第一杂质能级，使所述SeOI区域中的第一杂质能级包含在所述掩模中。由此可避免在混合半导体基片的制造方法中包含较多的工序步骤。