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公开(公告)号：CN116723700B
公开(公告)日：2023-10-27
申请号：CN202311000832.9
申请日：2023-08-10
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，涉及半导体技术领域的器件设计及其制造，半导体器件包括：垂直于衬底方向分布的多个存储单元，所述多个存储单元包括：多个晶体管和电容器，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层沿着垂直衬底方向延伸；晶体管包括第一源/漏电极、第二源/漏电极和环绕字线侧壁的半导体层；沿着垂直衬底的方向交替分布的第一绝缘层和导电层，贯穿不同层的至少一个第一孔；电容器的第二极包括设置在第一极上设置的第一孔内的内电极。本实施例提供的半导体器件，第二极设置在贯穿第一极的第一孔内，有利于减小器件面积，增大器件密度。
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公开(公告)号：CN116507124B
公开(公告)日：2023-09-19
申请号：CN202310767383.4
申请日：2023-06-27
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。本申请涉及半导体技术领域。该存储单元包括垂直晶体管。垂直晶体管包括半导体柱，沿垂直于衬底方向延伸，半导体柱包括依次设置的漏极区、沟道区和源极区；栅极绝缘层和栅极，至少部分的栅极绝缘层、与栅极依次设置于所述半导体柱的沟道区的外周；垂直晶体管包括下述至少一项：靠近源极区的栅极绝缘层的介电常数大于靠近漏极区的栅极绝缘层的介电常数；靠近源极区的栅极的功函数大于靠近漏极区的所述栅极的功函数。本申请实施例能够抑制寄生三极管的开启，从而能够降低漏电。
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公开(公告)号：CN116761423A
公开(公告)日：2023-09-15
申请号：CN202310080910.4
申请日：2023-02-08
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种3D堆叠的半导体器件及其制造方法、3D存储器、电子设备，所述3D堆叠的半导体器件包括多个晶体管和字线；多个晶体管分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布，晶体管包括栅电极、环绕栅电极侧壁的半导体层、设置在栅电极的侧壁与半导体层之间的栅极绝缘层，栅电极沿着垂直于衬底的方向延伸，每个晶体管的栅电极为字线的一部分，多个晶体管的多个半导体层间隔设置并断开；字线贯穿不同层，包括字线本体和设置在字线本体上的凸起，字线本体沿着垂直于衬底的方向延伸，字线的凸起延伸到间隔设置的半导体层之间；多个半导体层分布在字线本体侧壁的不同区域。本实施例提供的方案，可以减小或消除刻蚀工艺对沟道的影响。
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公开(公告)号：CN116761421A
公开(公告)日：2023-09-15
申请号：CN202210202876.9
申请日：2022-03-03
Applicant: 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
IPC: H10B12/00 , H01L29/10 , H01L29/786
Abstract: 本申请提供了一种半导体集成电路及其制备方法，半导体集成电路包括层叠设置的衬底、外围电路和存储阵列，衬底的一侧设置有所述外围电路，所述外围电路位于所述衬底与所述存储阵列之间，所述衬底中设置有控制所述存储阵列的外围电路；所述存储阵列包括多个存储单元，所述存储单元包括晶体管结构；所述晶体管结构包括：依次层叠设置在所述外围电路远离所述衬底一侧的栅极导线段、源极、第一隔离层、漏极，还包括沟道；所述沟道为中空桶状结构，所述沟道内部为栅极，所述栅极与所述栅极导线段连接。采用本申请提供的堆叠结构，可以在晶体管尺寸不进行缩微的条件下，存储密度直接提升接近一倍，达到传统两到三代技术节点演进的效果。
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公开(公告)号：CN116133431B
公开(公告)日：2023-08-08
申请号：CN202310159213.8
申请日：2023-02-14
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例涉及一种半导体结构及其制备方法、电子设备。该方法包括：提供上表层包括硅材料层及位于所述硅材料层上表面的导电材料层的基底；对导电材料层进行图形化处理，以得到第一导电层及位于相邻第一导电层之间的第一沟槽，第一导电层沿第一方向延伸，且沿第二方向平行排布，第一沟槽贯穿硅材料层并延伸至基底中；于第一沟槽中形成隔离层，隔离层的上表面与硅材料层的下表面相齐平；对硅材料层进行处理以形成金属硅化物层；其中，第一方向和第二方向相交，金属硅化物层和第一导电层构成第一导电结构，第一导电层的电阻率大于金属硅化物层的电阻率。与仅由第一导电层形成的导电结构相比，第一导电结构的电阻较小，半导体结构的性能较好。
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Patent Agency Ranking
公开(公告)号：CN116312686A
公开(公告)日：2023-06-23
申请号：CN202310194312.X
申请日：2023-02-24
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: G11C11/4096 , G11C11/4094
Abstract: 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器，通过设置读取控制组件和存储组件，存储组件包括第一晶体管，该第一晶体管的栅极用于存储由与上述读取控制组件相连的读取写入位线的输入的数据，通过不利用独立电容存储数据的设计方法，相比传统的存储电路单元具有更高的集成密度，极大节省传统技术中独立电容所带来的面积消耗，上述第一晶体管的漏极与上述读取控制组件电连接，在上述DRAM存储单元读取数据的情况下，通过上述读取控制组件的设置隔离了因上述读取存入位线电平变化产生的电势差，避免了使上述第一晶体管的栅极产生电势差，阻止了栅极内存储数据的因电势差产生的流失，从而提供了更好的电荷隔离效果。
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公开(公告)号：CN116261323A
公开(公告)日：2023-06-13
申请号：CN202210442165.9
申请日：2022-04-25
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请提供一种动态存储器及其制作方法、存储装置，动态存储器包括衬底和层叠的设置在衬底上的多个存储阵列，存储阵列包括多个阵列排布的存储单元。存储单元包括晶体管、电容、字线和位线，字线位于晶体管的栅极处，字线沿垂直于衬底表面的方向延伸，多个层叠设置的存储单元共用一个字线；位线与晶体管的源极电连接，位于同一层的多个晶体管通过一个位线互相电连接。通过将包括多个存储单元的存储阵列层叠设置，使得存储单元的结构布局更加紧凑。另一个方面，通过使多个层叠设置的存储单元共用一个字线，并使位于同一层的多个晶体管通过一个位线互相电连接，由此进一步地简化了动态存储器的结构，并且有利于简化动态存储器的制作工艺。
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公开(公告)号：CN116234307A
公开(公告)日：2023-06-06
申请号：CN202210803479.7
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。在本申请实施例提供的存储单元中，第一半导体结构相对于源极和漏极缩进，使得源极、第一半导体结构和漏极围合形成侧向凹槽，使得栅极的尺寸与侧向凹槽的尺寸相适配，从而能够精准控制栅极沿第一方向的长度尺寸，能够提高栅极的制造精度，能够保障存储单元的制造精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。
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公开(公告)号：CN116209352A
公开(公告)日：2023-06-02
申请号：CN202310468466.3
申请日：2023-04-27
Applicant: 北京超弦存储器研究院
Abstract: 本公开实施例提供了一种半导体器件及其制造方法、存储器、电子设备，涉及但不限于半导体技术领域，半导体器件包括：一个或至少两个沿垂直于衬底方向堆叠的电容器；至少一个所述电容器包括：第一极板和第二极板，以及位于所述第一极板和第二极板之间的介电层；所述第一极板包括第一主体结构以及至少两个第一分支层，所述至少两个第一分支层沿垂直于所述衬底方向间隔排布，所述第一主体结构包括沿垂直于所述衬底方向交替堆叠的第一导电层和第二导电层，所述第一极板还包括凹槽，所述凹槽位于相邻所述第一分支层之间，所述凹槽沿着平行于所述衬底方向延伸，至少部分所述介电层和至少部分所述第二极板位于所述凹槽内；提高了电容器的容量。
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公开(公告)号：CN116209250A
公开(公告)日：2023-06-02
申请号：CN202211160499.3
申请日：2022-09-22
Applicant: 北京超弦存储器研究院
Abstract: 一种半导体器件及其制造方法、电子设备，半导体器件包括设置在第一衬底上的多个存储单元列，每个存储单元列均垂直于第一衬底并且由堆叠设置的多个存储单元形成，存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书中的定义相同；多条位线，均沿垂直于第一衬底的方向延伸，多个存储单元的晶体管共用一条位线；多条字线，在平行于第一衬底的平面上延伸并且垂直于半导体层的延伸方向；第一内部支撑层，设置在沿垂直于第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间，电容器为网格式电容器。本申请实施例的半导体器件的存储密度大、可以获得较小的器件尺寸，采用网格式电容结构可以支撑较长的横向电容器。
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