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公开(公告)号：CN119945418A
公开(公告)日：2025-05-06
申请号：CN202411960018.6
申请日：2024-12-27
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本发明公开一种环形振荡器及其制造方法，涉及微电子技术领域，用于降低环形振荡器的功耗。所述环形振荡器包括：多个反相器。多个反相器分为第一反相器组、第二反相器组和第三反相器组。第一反相器组包括的反相器的开关速度，大于第二反相器组包括的反相器的开关速度。第二反相器组包括的反相器的功耗小于第一反相器组和第三反相器组包括的反相器的功耗。第三反相器组用于输出信号。第一反相器组和第三反相器包括的至少一个反相器中的晶体管为环栅晶体管。第二反相器组包括的至少一个反相器中的晶体管为氧化物薄膜晶体管。氧化物薄膜晶体管设置于环栅晶体管的上方。所述环形振荡器的制造方法用于制造上述环形振荡器。
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公开(公告)号：CN119922908A
公开(公告)日：2025-05-02
申请号：CN202411972364.6
申请日：2024-12-30
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明提供了一种3D存储器，包括衬底、半导体单元、字线和位线，每条半导体单元均沿平行于衬底的第一方向延伸，多个半导体单元分别沿第二方向和第三方向间隔分布；每条字线与一列沿着第二方向间隔分布的各个半导体单元连接，且在字线与半导体单元之间设有第一Pt金属层，在第一Pt金属层与半导体单元之间设有第一Ti金属层；每条位线与一列沿着第三方向间隔分布的各个半导体单元连接，且在位线与半导体单元之间设有第二Pt金属层，在第二Pt金属层与半导体单元之间设有第二Ti金属层。本发明能够有效增加金属与半导体单元的接触性能，降低串阻，进而提高3D存储器的整体工作性能。
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公开(公告)号：CN119905461A
公开(公告)日：2025-04-29
申请号：CN202411972358.0
申请日：2024-12-30
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L23/367 , H01L23/04 , H01L23/12 , H10B80/00 , H01L21/50
Abstract: 本发明涉及半导体制备技术领域，尤其是涉及一种3D DRAM三维堆叠芯片封装结构及其制备方法，包括封装基板、中介层基板、三维堆叠芯片组件、散热桥和散热盖板，其中，中介层基板设置在所述封装基板上；三维堆叠芯片组件包括自下而上依次设置的多个芯片组件，且最下层的芯片组件的尺寸大于上层的芯片组件的尺寸，最下层的芯片组件设置在中介层基板上；所述散热桥设置在最下层的所述芯片组件的边缘，并与上层的所述芯片组件之间存在间隔；所述散热盖板设置在所述封装基板上，并覆盖所述中介层基板、所述三维堆叠芯片组件和所述散热桥。本发明的三维堆叠芯片封装结构，通过一系列精心设计的组件布局与配置，显著改善了3D DRAM三维堆叠芯片的散热问题。
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公开(公告)号：CN118431180A
公开(公告)日：2024-08-02
申请号：CN202410366408.4
申请日：2024-03-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L23/473 , H01L25/00 , H10B80/00 , H01L23/48
Abstract: 本发明提供了一种半导体芯片的层叠封装结构，包括多个叠置的基板组件，其中，每个基板组件设置填充有导电材料的第一硅通孔，每个第一硅通孔的上下两端分别设置有导电部和焊球，相邻连个基板组件的焊球与导电部电连接；每个基板组件还开设有沿竖直方向贯通所有基板组件的通孔，通孔作为冷却液的冷却通道；半导体芯片的层叠封装结构还包括与每个通孔的两端连通的进液管和出液管，进液管和出液管还与液冷系统连接。该实施方式通过在每个基板组件开设贯通所有基板组件的通孔，作为冷却通道，能够使冷却液由出液管进入到冷却通道，进而从该半导体芯片的内部将热量带走，相较于采用风扇从外部冷却的方式，能够提高散热效率。
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公开(公告)号：CN118315304A
公开(公告)日：2024-07-09
申请号：CN202410366134.9
申请日：2024-03-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L21/67
Abstract: 本发明涉及半导体制造技术领域，尤其是涉及一种晶圆热处理过程温度控制方法及晶圆热处理装置。所述晶圆热处理过程温度控制方法包括：将晶圆划分成多个区域；对各个区域晶圆温度进行检测，根据温度检测值调整对应各区域热源的加热量。通过对晶圆进行分区温度检测，并针对各个分区的温度检测值进行对应的热源加热量控制，在提高了晶圆温度检测的准确度的同时，对温度的控制也更加精细化，使晶圆加热更加均匀，避免了现有技术中因晶圆加热不均导致的问题。
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Patent Agency Ranking
公开(公告)号：CN116364147A
公开(公告)日：2023-06-30
申请号：CN202310179260.9
申请日：2023-02-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: G11C11/408 , G11C11/4094 , G11C11/4097 , G11C7/18 , G11C7/12 , G11C8/14 , G11C8/08
Abstract: 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器，包括第一晶体管，第一晶体管的源极接地，栅极寄生电容用于存储数据；第二晶体管，第二晶体管的源极接地，栅极寄生电容用于存储数据；第三晶体管，第三晶体管的漏极与第一位线电连接，源极与第一晶体管的漏极、第二晶体管的栅极电连接，栅极与字线电连接；第四晶体管，第四晶体管的漏极与第二位线电连接，源极与第二晶体管的漏极、第一晶体管的栅极电连接，栅极与字线电连接。设置第一晶体管和第二晶体管的锁存结构，提高了栅极对源漏通道的控制力，减少了晶体管在截止状态下的电荷漏失，降低了DRAM存储器刷新频率，从而具备更低的功耗。
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公开(公告)号：CN116207141A
公开(公告)日：2023-06-02
申请号：CN202310178903.8
申请日：2023-02-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/786
Abstract: 本申请实施例提供了一种晶体管，涉及半导体器件技术领域，以解决目前的晶体管中金属氧化物中的带隙结构会引起源极和漏极之间的开态电流的下降，即会造成晶体管开态电流的衰减，从而会对半导体器件的稳定性和实用性产生影响的问题。该晶体管包括：有源层；源极，所述源极与所述有源层的一端电连接；漏极，所述漏极与所述有源层的另一端电连接；第一栅极，设置于所述有源层的一侧，所述第一栅极包括至少两个电极块，至少两个所述电极块用于接入同一个栅极信号，每个所述电极块在所述有源层上的正投影相离；第二栅极，设置于所述有源层的另一侧，所述第二栅极用于接入偏置电压，所述第二栅极在所述有源层上的正投影与所述有源层交叠。
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公开(公告)号：CN119920775A
公开(公告)日：2025-05-02
申请号：CN202411972376.9
申请日：2024-12-30
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L23/367 , H01L23/46 , H10B12/00 , H10B80/00
Abstract: 本发明涉及层叠半导体技术领域，尤其是涉及一种三维动态随机存取存储器封装结构。三维动态随机存取存储器封装结构包括衬底、3D DRAM器件和散热部件；所述3D DRAM器件设置在衬底上，所述散热部件设置在3D DRAM器件的上表面；所述衬底上设置有散热通道，所述散热部件的部分结构与散热通道的开口端接触。3D DRAM中，由于多层芯片堆叠，热量在垂直方向上累积，使得底部芯片的散热负担加重，本申请中通过在衬底上设置散热通道，底部芯片的热量可以通过散热通道传递至散热散热部件进行散热，由此，提高了芯片的散热效率。
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公开(公告)号：CN119917447A
公开(公告)日：2025-05-02
申请号：CN202411883044.3
申请日：2024-12-19
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本发明提供了一种基于3D DRAM的可重构处理器、计算方法、设备及介质，包括3D DRAM、逻辑电路模块和可重构模块；3D DRAM包括多个3D存储区域，用于分别存储可重构处理器的可重构算子配置信息和调度任务；逻辑电路模块，用于从3D DRAM中获取调度任务的配置数据并解析，根据解析结果确定对应的可重构阵列，根据调度任务配置可重构阵列中的可重构算子，采用已配置的可重构算子运算调度任务；可重构模块包括多个可重构算子，用于根据调度任务的任务类型、多个可重构算子与三维存储区域的距离，重新配置调度任务在多个3D存储区域中的存储位置，以解决进一步提高可重构处理器的计算量和存储量的问题。
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公开(公告)号：CN118910580A
公开(公告)日：2024-11-08
申请号：CN202410986240.7
申请日：2024-07-23
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: C23C16/06 , C23C16/02 , C23C16/455
Abstract: 本发明提供了一种金属钴薄膜及其硅化物的制备方法。本发明的金属钴薄膜的制备方法，包括如下步骤：S1：对硅基三维衬底进行预处理，得到预处理硅基三维衬底；S2：将预处理硅基三维衬底置于第一反应腔体中，采用第一气体作为载气，依次脉冲第一钴前驱体和第一反应气体进行第一原子层沉积，在预处理硅基三维衬底上形成钴缓冲层；S3：将形成钴缓冲层的预处理硅基三维衬底置于第二反应腔体中，采用第二气体作为载气，依次脉冲第二钴前驱体和第二反应气体进行第二原子层沉积，在钴缓冲层上形成金属钴薄膜。本发明的金属钴薄膜及其硅化物能够良好地满足新型器件的应用需求。
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