公开(公告)号：CN103412737B

公开(公告)日：2016-08-10

申请号：CN201310261574.X

申请日：2013-06-27

Applicant: 清华大学

Inventor： 李树国 ,  周怡

IPC: G06F7/533

Abstract: 本发明基4?Booth编码方法，乘数B每相邻的三位共有八种组合方式，不同的组合形式分别代表部分积选择是0，±A，±2A之中的一种，其中A代表被乘数，编码值Xi等于1表示绝对值是被乘数自身的组合方式，编码值Xi等于0表示其余组合方式；编码值Mi等于1表示部分积为负数的组合方式；编码值Modifyi等于1表示绝对值非零的六种组合方式，本发明同时提供了实现该编码的门电路以及基于该编码的流水线大数乘法器，本发明编码方法可缩短Booth编码的延时，流水线大数乘法器可实现256位大数乘法运算，应用于公钥密码算法模乘运算中，可大幅提高公钥密码芯片的性能。

公开(公告)号：CN105426156A

公开(公告)日：2016-03-23

申请号：CN201510712638.2

申请日：2015-10-28

Applicant: 南京航空航天大学

Inventor： 刘伟强 ,  钱亮宇 ,  王成华 ,  操天

IPC: G06F7/533

CPC classification number: G06F7/533

Abstract: 本发明公开了一种高性能非精确乘法器及其应用方法，该非精确乘法器是由非精确Booth编码单元、精确Booth编码单元、精确4-2压缩器单元、非精确4-2压缩器单元、非精确压缩树型结构以及超前进位加法器单元组成，其中非精确乘法器的高位m比特是使用精确的Booth编码单元和精确的4-2压缩器单元、低位的n比特是使用非精确的Booth编码单元和非精确的4-2压缩器单元。在应用本发明时，非精确乘法器中使用精确Booth编码单元和精确4-2压缩器单元的位数和使用非精确Booth编码单元和非精确4-2压缩器单元的位数需要通过软件仿真的方法确定。本发明是一种新型的高速、低功耗、小面积的乘法器，在实时嵌入式处理和其他低功耗数字电路设计领域具有很广阔的应用前景。

公开(公告)号：CN103677736A

公开(公告)日：2014-03-26

申请号：CN201310396061.X

申请日：2013-09-04

Applicant: 亚德诺半导体股份有限公司

Inventor： 米卡埃尔·莫尔滕森

IPC: G06F7/533

CPC classification number: G06F7/60 ,  G06F1/035 ,  G06F7/57 ,  G06F2101/08 ,  G06F2101/10

Abstract: 数据路径电路可包括用于并行计算的数字乘法和累加电路(MAC)与数字硬件计算器。数字硬件计算器和MAC可耦合到用于接收输入操作数的输入存储器元件。该MAC可包括数字乘法器结构，其具有耦合到加法器的部分乘积发生器以使第一和第二输入操作数相乘并产生乘法结果。该数字硬件计算器可包括耦合在计算器输入和计算器输出寄存器之间的第一查找表。第一查找表可包括根据第一预定的数学函数映射到相应数学函数结果的表项目值。数字硬件计算器可配置成基于第一查找表计算很难计算的数学函数诸如对数函数、指数函数、除法函数和平方根函数。

公开(公告)号：CN102270110A

公开(公告)日：2011-12-07

申请号：CN201110182611.9

申请日：2011-06-30

Applicant: 西安电子科技大学

Inventor： 叶强 ,  来新泉 ,  王学德 ,  田磊 ,  刘晨

IPC: G06F7/533

Abstract: 本发明公开了一种改进的基16Booth编码器，主要解决现有基16Booth编码器中关键路径长和面积大的问题。它包括倍数产生模块、编码位分离模块、译码模块、选择器阵列模块和部分积取反模块。倍数产生模块生成被乘数的各个倍数；编码位分离模块根据输入的5位编码位产生1位取反位和4位选择位；译码模块通过4位选择位输出相应的倍数选择信号；选择器阵列模块根据译码模块输出的选择信号选择相应的倍数；部分积取反模块根据取反位决定是否对选择器阵列模块输出的信号进行取反操作来得到最终的部分积。本发明有效的优化了编码器的关键路径，缩小了编码器的面积，可用于采用基16Booth算法实现的并行乘法器设计。

公开(公告)号：CN102257473A

公开(公告)日：2011-11-23

申请号：CN200980151060.0

申请日：2009-09-23

Applicant: 音频专用集成电路公司

Inventor： 米卡埃尔·莫尔滕森

IPC: G06F7/48 ,  G06F7/533

CPC classification number: G06F7/5336 ,  G06F7/4824

Abstract: 本发明涉及功率和硬件有效的数字乘法器，该数字乘法器被配置为将N位被乘数与M位乘数相乘。该数字乘法器包括通过共享至少一个部分乘积结果的有效的部分乘积。

公开(公告)号：CN102184086A

公开(公告)日：2011-09-14

申请号：CN201110120555.6

申请日：2011-05-11

Applicant: 电子科技大学

Inventor： 李磊 ,  周婉婷 ,  刘辉华 ,  敖思远

IPC: G06F7/533 ,  G06F7/72

Abstract: 本发明公开了一种Booth编码器以及基于该Booth编码器的模(2n-1)乘法器。本发明是针对现有的模(2n-1)乘法器耗费资源，速度较低而提出的。其中，Booth编码器由Booth译码器和Booth选择器组成，Booth译码器包括第一异或门；Booth选择器包括第一同或门、第一二选一反相多路复用器和第二二选一反相多路复用器。一种模(2n-1)乘法器，包括Booth译码器阵列、Booth选择器阵列、压缩阵列和模(2n-1)加法器。本发明的面向模(2n-1)Booth乘法器，在运算过程中，需要个部分积，进而把模(2n-1)乘法器的中间部分积从n个减少为个，大大减少了运算量，从而减少了资源的耗费和关键路径的延迟。

公开(公告)号：CN101384991B

公开(公告)日：2010-11-10

申请号：CN200780005739.X

申请日：2007-02-08

Applicant: 松下电器产业株式会社

Inventor： 永野孝一

IPC: G06F7/533

CPC classification number: G06F7/5324 ,  G06F7/5338

Abstract: 本发明提供一种乘法器、数字滤波器、信号处理装置、合成装置、合成程序和合成程序记录介质。用布斯编码器、部分积生成电路和加法电路构成的以往的2的补数乘法器在使其与无符号乘法运算对应的情况下，存在为了进行位扩展而使电路规模扩大这样的课题。本发明设为具备按照使用了布斯算法的第1符号化的法则对乘数的低位数位进行编码的第1布斯编码器(1)和按照使用了布斯算法的与上述第1符号化的法则不同的第2符号化的法则对乘数的最高位数位进行编码的第2布斯编码器(5)，对乘数的最高位数位使用与低位数位不同的布斯算法进行编码的结构。

公开(公告)号：CN101384989B

公开(公告)日：2010-06-02

申请号：CN200780005151.4

申请日：2007-02-13

Applicant: 高通股份有限公司

Inventor： 尚卡尔·克里蒂瓦桑 ,  克里斯托弗·爱德华·科布

IPC: G06F7/533 ,  G06F7/544

CPC classification number: G06F7/5338

Abstract: 本发明提供用于数字信号处理器的设计和使用的技术，包含处理通信(例如，CDMA)系统中的传输。经修改的布斯乘法系统和过程确定被乘数A和乘数B。对B的基数为m(例如，基数为4)的布斯重编码产生“n”个乘法因数，其中整数“n”接近乘数位的数目的一半。使用所述“n”个乘法因数作为A的乘数来产生“n”个部分乘积。接着，使用基数为m的布斯编码来形成乘法树。所述乘法树包含相关联的乘数位以产生乘法因数。在负乘法因数的情况下，通过使A的位反相并与粘性“1”关联以完成2的求补运算来形成A的2补数。此外，在多个级中将乘法因数缩减为具有预定长度的一形式的总和与进位分量。通过使用新颖的技术计算A和-B的乘积来形成A×B的加性相反数。

公开(公告)号：CN100552620C

公开(公告)日：2009-10-21

申请号：CN200710122086.5

申请日：2007-09-21

Applicant: 清华大学

Inventor： 李树国 ,  颜晓东 ,  张坚

IPC: G06F7/533

Abstract: 基于二次Booth编码的大数乘法器，属于公开密钥密码体制算法的集成电路设计技术领域，其特征在于利用线性变换式B＝8a+b对部分积产生的Booth 64算法结果进行二次编码，基于二次Booth 64编码的乘法器分为3级流水线结构。第1级结构由一个超前进位加法器预计算3倍的被乘数。在预计算的同时，分别对权为81的aj和权为80的bj进行二次Booth编码；第2级结构由两个相同部分积选择和压缩阵列，分别进aj和bj的的部分积化简。第3级结构将第二级得到的部分积通过加法器进行相加。本发明提高了乘法运算的速度，可用于高性能的RSA、ECC芯片的实现，适用于服务器上大型PKI系统的应用。

公开(公告)号：CN101458617A

公开(公告)日：2009-06-17

申请号：CN200810175922.0

申请日：2008-10-29

Applicant: 西北工业大学

Inventor： 高德远 ,  王党辉 ,  王得利 ,  樊晓桠 ,  张盛兵 ,  黄小平 ,  魏廷存 ,  张萌

IPC: G06F7/533

Abstract: 本发明公开了一种三十二位整数乘法器，属于计算机微处理器设计领域。它包括4－2压缩器，其特点是所述的4－2压缩器是三级4－2压缩器阵列，显示该乘法器可以完成有符号或者是无符号32位乘法运算，将被乘数经过符号扩展之后，使用基于4的布斯编码，通过被乘数寄存器生成16个部分积；采用三级流水，分批次返回计算结果，第二拍返回结果的低32位部分，第三拍返回结果的高32位部分，结果总线32位；由三条微指令或者两条微指令控制完成一次乘法运算。由于采用三级4－2压缩器阵列设计，使用微指令来控制，满足不同时机的各种乘法操作；对有符号无符号32位操作数基4的布斯编码部分积的生成从17个简化为16个，简化了乘法器的结构，降低了乘法延时。