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公开(公告)号：CN109841245B
公开(公告)日：2024-03-22
申请号：CN201811432274.2
申请日：2018-11-28
Applicant: 三星电子株式会社
IPC: G11C11/419
Abstract: 一种存储设备，包括存储单元阵列和外围电路。所述存储单元阵列接收第一电源电压并包括基于所述第一电源电压存储数据的多个位单元。所述外围电路接收第二电源电压，并基于第二电源电压控制存储单元阵列。所述外围电路包括电压生成电路，其接收第一电源电压和第二电源电压。所述电压生成电路在对多个位单元的存储器操作期间，直接或间接地基于第一电源电压和第二电源电压之间的差，自适应地调节字线驱动电压，以及将调节的字线驱动电压施加到与从所述多个位单元中选择的第一位单元耦接的第一字线。
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Patent Agency Ranking
公开(公告)号：CN108694975B
公开(公告)日：2023-08-08
申请号：CN201810311688.3
申请日：2018-04-09
Applicant: 三星电子株式会社
IPC: G11C11/419 , G11C11/412
Abstract: 一种存储器件包括：第一写入辅助电路，向与第一位线对连接的第一存储单元提供单元电压或写入辅助电压；第一写入驱动器，通过所述第一位线对向所述第一存储单元提供写入数据；第二写入辅助电路，向与第二位线对连接的第二存储单元提供所述单元电压或所述写入辅助电压；以及第二写入驱动器，通过所述第二位线对向所述第二存储单元提供写入数据。所述第一写入辅助电路和所述第二写入辅助电路中的一个响应于列选择信号来提供所述写入辅助电压，并且所述第一写入辅助电路和所述第二写入辅助电路中的另一个响应于所述列选择信号来提供所述单元电压，其中，所述列选择信号用于从所述第一写入驱动器和所述第二写入驱动器当中选择一个提供写入数据的写入驱动器。
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公开(公告)号：CN115295043A
公开(公告)日：2022-11-04
申请号：CN202210409553.7
申请日：2022-04-19
Applicant: 三星电子株式会社
IPC: G11C11/413 , G11C8/14 , G11C8/10 , G11C7/18 , G06F1/06
Abstract: 公开了静态随机存取存储器(SRAM)装置。根据本公开的示例实施例，所述SRAM装置的控制逻辑可包括与用于跟踪存储器单元阵列的列的数量和存储器单元阵列的行的数量的金属线连接的跟踪电路。通过跟踪电路，存储器单元阵列的字线的长度和存储器单元阵列的位线的长度可被跟踪。所述SRAM装置的控制逻辑可基于跟踪电路的一个或多个跟踪结果来生成针对存储器单元阵列的尺寸进行优化的控制脉冲。因此，可减少写入操作和读取操作所需的功率和时间。
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公开(公告)号：CN114898791A
公开(公告)日：2022-08-12
申请号：CN202210610664.4
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/413 , G11C7/08 , G11C11/419 , H01L23/528 , H01L27/02 , H01L27/092 , H01L27/11
Abstract: 一种半导体设备，包括：第一有源区域和第二有源区域，其沿第一方向延伸，所述第一有源区域和第二有源区域被设置在基底中；第一栅电极，其沿垂直于第一方向的第二方向延伸，其中，所述第一栅电极在第一有源区域和第二有源区域上连续延伸；第二栅电极，其在第一有源区域上沿第二方向延伸；第三栅电极，其在第一有源区域和第二有源区域上沿第二方向延伸；第一触点，其被设置在第一栅电极的第一侧处的第一有源区域上；第二触点，其被设置在第二栅电极的第二侧处的第一有源区域上；第三触点，其被设置在第一栅电极上；第四触点，其被设置在第二栅电极上；第一导线，其经由第三触点连接到第一栅电极；和第二导线，其与第一触点的部分、第二触点的部分和第四触点的部分重叠，其中，第一电压被提供给第二导线，其中，第二导线的至少一部分沿第一方向延伸，以及第二导线的至少一部分在平面图上与第二栅电极相交。
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公开(公告)号：CN114898790A
公开(公告)日：2022-08-12
申请号：CN202210609658.7
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/413 , G11C7/08 , G11C11/419 , H01L23/528 , H01L27/02 , H01L27/092 , H01L27/11
Abstract: 一种半导体设备，包括：基底，其包括沿第一方向延伸的第一有源区域和第二有源区域，第一有源区域和第二有源区域沿垂直于第一方向的第二方向布置；第一栅电极，其在第一有源区域和第二有源区域上沿第二方向延伸；第二栅电极，其在第一有源区域上沿第二方向延伸；第三栅电极，其在第二有源区域上沿第二方向延伸；第一源极区域和第一漏极区域，其位于第一有源区域上，并且位于第一栅电极的两侧；第二源极区域和第二漏极区域，其位于第一有源区域上，并且位于第二栅电极的两侧；第三源极区域和第三漏极区域，其位于第二有源区域上，并且位于第一栅电极的两侧；第四源极区域和第四漏极区域，其位于第二有源区域上，并且位于第三栅电极的两侧；第一导线，其电性连接到第一栅电极；第二导线，其电性连接到第二栅电极、第一源极区域和第二源极区域；第三导线，其电性连接到第三栅电极、第三源极区域和第四源极区域；和第四导线，其电性连接到第一漏极区域、第二漏极区域、第三漏极区域和第四漏极区域，其中，第一电压被提供给第二导线，以及其中，第二电压被提供给第三导线。
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公开(公告)号：CN107039070A
公开(公告)日：2017-08-11
申请号：CN201710061158.3
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/419 , H01L27/02
CPC classification number: G11C11/419 , G11C7/08 , H01L23/5286 , H01L27/092 , H01L27/1104 , H01L27/1116 , H01L28/00 , G11C11/418 , H01L27/0207
Abstract: 一种半导体器件包括有源区域，所述有源区域在第一方向上延伸；第一晶体管，所述第一晶体管包括布置在所述有源区域上的第一栅电极和第一源极和漏极区域，所述第一源极和漏极区域布置在所述第一栅电极的相对侧处；第二晶体管，所述第二晶体管包括布置在所述有源区域上的第二栅电极和第二源极和漏极区域，所述第二源极和漏极区域布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括布置在所述有源区域上的第三栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第三栅电极的相对侧处，并且所述第一栅电极、所述第二栅电极和所述第三栅电极在不同于所述第一方向的第二方向上延伸。所述第二晶体管被配置成基于所述半导体器件的操作模式而接通和断开。
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