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公开(公告)号：CN114898791B
公开(公告)日：2024-12-20
申请号：CN202210610664.4
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/413 , G11C7/08 , G11C11/419 , H01L23/528 , H01L27/02 , H01L27/092 , H10B10/00
Abstract: 一种半导体设备，包括：第一有源区域和第二有源区域，其沿第一方向延伸，所述第一有源区域和第二有源区域被设置在基底中；第一栅电极，其沿垂直于第一方向的第二方向延伸，其中，所述第一栅电极在第一有源区域和第二有源区域上连续延伸；第二栅电极，其在第一有源区域上沿第二方向延伸；第三栅电极，其在第一有源区域和第二有源区域上沿第二方向延伸；第一触点，其被设置在第一栅电极的第一侧处的第一有源区域上；第二触点，其被设置在第二栅电极的第二侧处的第一有源区域上；第三触点，其被设置在第一栅电极上；第四触点，其被设置在第二栅电极上；第一导线，其经由第三触点连接到第一栅电极；和第二导线，其与第一触点的部分、第二触点的部分和第四触点的部分重叠，其中，第一电压被提供给第二导线，其中，第二导线的至少一部分沿第一方向延伸，以及第二导线的至少一部分在平面图上与第二栅电极相交。
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公开(公告)号：CN117423698A
公开(公告)日：2024-01-19
申请号：CN202311388943.1
申请日：2018-04-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/528 , H01L27/02
Abstract: 本发明提供一种集成电路，其包含：多个导电线，其在与栅极线分离的平面上在第一水平方向上延伸，且包含第一导电线和第二导电线；源极/漏极接触件，其具有连接到源极/漏极区域的底部表面，且包含在竖直方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件；以及栅极接触件，其具有连接到栅极线的底部表面且在竖直方向上延伸，其中上部源极/漏极接触件放置在第一导电线下方，且栅极接触件放置在第二导电线下方。下部源极/漏极接触件的顶部表面可以大于上部源极/漏极接触件的底部表面。
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公开(公告)号：CN109841245A
公开(公告)日：2019-06-04
申请号：CN201811432274.2
申请日：2018-11-28
Applicant: 三星电子株式会社
IPC: G11C11/419
Abstract: 一种存储设备，包括存储单元阵列和外围电路。所述存储单元阵列接收第一电源电压并包括基于所述第一电源电压存储数据的多个位单元。所述外围电路接收第二电源电压，并基于第二电源电压控制存储单元阵列。所述外围电路包括电压生成电路，其接收第一电源电压和第二电源电压。所述电压生成电路在对多个位单元的存储器操作期间，直接或间接地基于第一电源电压和第二电源电压之间的差，自适应地调节字线驱动电压，以及将调节的字线驱动电压施加到与从所述多个位单元中选择的第一位单元耦接的第一字线。
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公开(公告)号：CN116417042A
公开(公告)日：2023-07-11
申请号：CN202211449532.4
申请日：2022-11-18
Applicant: 三星电子株式会社
IPC: G11C11/419 , G11C11/408 , G11C11/4094 , G11C11/4097
Abstract: 一种存储器件包括：位单元阵列，所述位单元阵列包括与被供应单元电源电压的第一辅助线路连接的多个位单元；写入驱动器，所述写入驱动器被配置为在写入操作期间向在所述位单元阵列的列方向上延伸的位线施加与写入数据相对应的位线电压；以及写入辅助电路，所述写入辅助电路与所述第一辅助线路和与所述第一辅助线路平行地延伸的第二辅助线路连接，并且被配置为在写入操作期间降低与所述写入驱动器间隔开的第一位单元的单元电源电压，其中，通过所述第二辅助线路向所述第一辅助线路供应所述单元电源电压，并且通过所述第一辅助线路向所述第一位单元和与所述写入驱动器相邻的第二位单元顺序地感应所述单元电源电压。
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公开(公告)号：CN107039070B
公开(公告)日：2022-06-14
申请号：CN201710061158.3
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/419 , H01L27/02
Abstract: 一种半导体器件包括有源区域，所述有源区域在第一方向上延伸；第一晶体管，所述第一晶体管包括布置在所述有源区域上的第一栅电极和第一源极和漏极区域，所述第一源极和漏极区域布置在所述第一栅电极的相对侧处；第二晶体管，所述第二晶体管包括布置在所述有源区域上的第二栅电极和第二源极和漏极区域，所述第二源极和漏极区域布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括布置在所述有源区域上的第三栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第三栅电极的相对侧处，并且所述第一栅电极、所述第二栅电极和所述第三栅电极在不同于所述第一方向的第二方向上延伸。所述第二晶体管被配置成基于所述半导体器件的操作模式而接通和断开。
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Patent Agency Ranking
公开(公告)号：CN114068559A
公开(公告)日：2022-02-18
申请号：CN202110869424.1
申请日：2021-07-30
Applicant: 三星电子株式会社
Abstract: 一种包括存储单元的集成电路包括：第一布线层，其上形成第一位线图案和正电源图案、第一电源线落着焊盘和第一字线落着焊盘；第二布线层，其上形成连接到第一电源线落着焊盘的第一负电源图案和连接到第一字线落着焊盘的第一字线图案；第三布线层，其上形成连接到第一负电源图案的第二负电源图案和连接到第一字线图案的第二字线落着焊盘；以及第四布线层，其上形成连接到第二字线落着焊盘的第二字线图案。
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公开(公告)号：CN108695272B
公开(公告)日：2024-04-09
申请号：CN201810306289.8
申请日：2018-04-08
Applicant: 三星电子株式会社
Abstract: 提供了一种在衬底上包括存储器单元晶体管的半导体装置。半导体装置包括：第一布线层，其位于存储器单元晶体管上，并且包括位线和第一导电图案；第二布线层，其位于第一布线层上，并且包括地线；第一过孔，其介于位线与存储器单元晶体管中的第一存储器单元晶体管的源极/漏极之间，并且将所述位线与源极/漏极电连接；以及第一扩展过孔，其介于地线与存储器单元晶体管中的第二存储器单元晶体管的源极/漏极之间。地线通过第一扩展过孔和第一导电图案电连接至第二存储器单元晶体管的源极/漏极。第一扩展过孔的宽度大于第一过孔的宽度。
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公开(公告)号：CN109493896B
公开(公告)日：2023-06-09
申请号：CN201810929992.4
申请日：2018-08-15
Applicant: 三星电子株式会社
IPC: G11C8/08 , G11C8/14 , G11C11/418
Abstract: 本发明提供了包括辅助电路的电压控制电路和包括所述电压控制电路的存储器装置。所述存储器装置包括：易失性存储器单元阵列，其连接到多个字线并且包括存储器单元，所述存储器单元包括至少一个晶体管；以及辅助电路，其连接到所述多个字线中的至少一个并调整所述多个字线中的每个的驱动电压电平，其中，所述辅助电路包括二极管NMOS晶体管，所述NMOS晶体管具有彼此连接的栅极和漏极。
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公开(公告)号：CN108695319A
公开(公告)日：2018-10-23
申请号：CN201810315561.9
申请日：2018-04-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/528 , H01L27/02
CPC classification number: H01L23/528 , H01L21/823475 , H01L21/823871 , H01L23/5226 , H01L27/0207 , H01L27/088 , H01L27/092 , H01L27/11807 , H01L29/41775 , H01L29/45 , H01L29/78 , H01L2027/11875 , H01L23/5283
Abstract: 本发明提供一种集成电路，其包含：多个导电线，其在与栅极线分离的平面上在第一水平方向上延伸，且包含第一导电线和第二导电线；源极/漏极接触件，其具有连接到源极/漏极区域的底部表面，且包含在竖直方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件；以及栅极接触件，其具有连接到栅极线的底部表面且在竖直方向上延伸，其中上部源极/漏极接触件放置在第一导电线下方，且栅极接触件放置在第二导电线下方。下部源极/漏极接触件的顶部表面可以大于上部源极/漏极接触件的底部表面。
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公开(公告)号：CN108695272A
公开(公告)日：2018-10-23
申请号：CN201810306289.8
申请日：2018-04-08
Applicant: 三星电子株式会社
CPC classification number: H01L27/0207 , G06F17/5081 , H01L21/823821 , H01L21/823871 , H01L23/5226 , H01L23/5286 , H01L27/0924 , H01L27/1104 , H01L29/7848 , H01L23/3114 , H01L23/481
Abstract: 提供了一种在衬底上包括存储器单元晶体管的半导体装置。半导体装置包括：第一布线层，其位于存储器单元晶体管上，并且包括位线和第一导电图案；第二布线层，其位于第一布线层上，并且包括地线；第一过孔，其介于位线与存储器单元晶体管中的第一存储器单元晶体管的源极/漏极之间，并且将所述位线与源极/漏极电连接；以及第一扩展过孔，其介于地线与存储器单元晶体管中的第二存储器单元晶体管的源极/漏极之间。地线通过第一扩展过孔和第一导电图案电连接至第二存储器单元晶体管的源极/漏极。第一扩展过孔的宽度大于第一过孔的宽度。
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