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公开(公告)号：CN101814508A
公开(公告)日：2010-08-25
申请号：CN201010126199.4
申请日：2010-02-25
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/0207 , H01L27/11565 , H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供一种具有选择晶体管的集成电路存储器器件。在该半导体存储器器件中，下选择栅控制第一沟道区和第二沟道区，所述第一沟道区限定在半导体衬底处，所述第二沟道区限定在半导体衬底上设置的有源图案的下部处。第一沟道区的第一阈值电压与第二沟道区的第二阈值电压不同。
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公开(公告)号：CN118804596A
公开(公告)日：2024-10-18
申请号：CN202311545566.8
申请日：2023-11-20
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置、半导体装置的制造方法和电子系统。半导体装置包括接合电路和单元区。单元区包括衬底、基底存储器部和接合存储器部。在此，基底存储器部包括：位于衬底上并且具有第一表面和第二表面的第一栅极堆叠结构，穿透第一栅极堆叠结构的第一沟道结构，以及位于第二表面上并且连接到第一沟道结构的基底接合焊盘。接合存储器部包括：具有接合到基底存储器部的第三表面和接合到电路区的第四表面的第二栅极堆叠结构，穿透第二栅极堆叠结构的第二沟道结构，在第三表面中连接到第二沟道结构并接合到基底接合焊盘的第一接合焊盘，以及在第四表面中连接到第二沟道结构并接合到电路区的第二接合焊盘。
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公开(公告)号：CN110707039B
公开(公告)日：2024-10-18
申请号：CN201910595338.9
申请日：2019-07-03
Applicant: 三星电子株式会社
Inventor： 沈善一
IPC: H01L21/768 , H01L23/538 , H10B41/27 , H10B41/35 , H10B43/27 , H10B43/35
Abstract: 公开了半导体装置和制造所述半导体装置的方法。所述方法包括以下步骤：在基底上形成包括交替地堆叠的多个牺牲图案和多个介电图案的成型结构；对成型结构进行图案化以形成在第一方向上延伸的多个初始堆叠结构；在初始堆叠结构上形成在与第一方向相交的方向上延伸并跨过初始堆叠结构延伸的支撑图案；以及用导电图案代替牺牲图案，以从初始堆叠结构形成多个堆叠结构。支撑图案保留在堆叠结构上。
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公开(公告)号：CN118785709A
公开(公告)日：2024-10-15
申请号：CN202410120775.6
申请日：2024-01-29
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括栅电极结构、第一分割图案、第二分割图案和存储沟道结构。每个栅电极结构包括在衬底上沿与所述衬底的上表面基本上垂直的第一方向彼此间隔开的多个栅电极。每个栅电极沿与衬底的上表面基本上平行的第二方向延伸。栅电极结构在与上表面基本上平行并且与第二方向交叉的第三方向上彼此间隔开。第一分割图案在衬底上在栅电极结构之间沿所述第二方向延伸。第二分割图案在衬底上沿所述第三方向延伸，并且位于栅电极结构在第二方向上的端部的侧壁上。存储沟道结构沿第一方向延伸穿过每个栅电极结构。
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Patent Agency Ranking
公开(公告)号：CN117479539A
公开(公告)日：2024-01-30
申请号：CN202310526060.6
申请日：2023-05-11
Applicant: 三星电子株式会社
IPC: H10B43/27
Abstract: 提供了一种三维半导体存储器装置以及包括其的电子系统。该存储器装置包括：基板；外围电路结构，其位于基板上；以及单元阵列结构，其位于外围电路结构上并且包括单元阵列区域和单元阵列接触区域。单元阵列结构包括：包括交替地层叠的层间绝缘层和栅电极的层叠结构、顺序地层叠在层叠结构上的第一源极导电图案、第二源极导电图案和第三源极导电图案。第一源极导电图案至第三源极导电图案包括彼此不同的材料。包括穿过层叠结构延伸到第一源极导电图案的下部中的垂直沟道结构。第一源极导电图案至第三源极导电图案从单元阵列区域延伸到单元阵列接触区域。垂直沟道结构包括与第一源极导电图案接触的垂直半导体图案。
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公开(公告)号：CN112820731A
公开(公告)日：2021-05-18
申请号：CN202011283776.0
申请日：2020-11-17
Applicant: 三星电子株式会社
IPC: H01L27/11556
Abstract: 本发明公开了一种半导体器件，该半导体器件包括：栅极层，在垂直于衬底的上表面的第一方向上堆叠在衬底上；以及沟道结构，穿透栅极层并在第一方向上延伸，每个沟道结构包括分别在栅极层的侧表面上并在第一方向上彼此间隔开的第一电介质层、分别在第一电介质层的侧表面上并在第一方向上彼此间隔开的电荷存储层、垂直于衬底延伸以与电荷存储层的侧表面一致的第二电介质层、以及垂直延伸的沟道层，并且每个第一电介质层在第一方向上具有第一最大长度，每个电荷存储层在第一方向上具有大于第一最大长度的第二最大长度。
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公开(公告)号：CN112117280A
公开(公告)日：2020-12-22
申请号：CN202010453360.2
申请日：2020-05-26
Applicant: 三星电子株式会社
Inventor： 沈善一
IPC: H01L27/11529 , H01L27/11556 , H01L27/11519 , H01L27/11565 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种垂直存储器装置。所述垂直存储器装置包括：电路图案，位于第一基底上；绝缘中间层，位于第一基底上，绝缘中间层覆盖电路图案；弯曲防止层，位于绝缘中间层上，弯曲防止层在基本平行于第一基底的上表面的第一方向上延伸；第二基底，位于弯曲防止层上；栅电极，在第二基底上沿第二方向彼此分隔开，第二方向基本垂直于第一基底的上表面；以及沟道，在第二方向上延伸穿过栅电极。
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公开(公告)号：CN110875328A
公开(公告)日：2020-03-10
申请号：CN201910795057.8
申请日：2019-08-26
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 一种三维半导体器件，包括：第一基板；在第一基板上的第二基板，第二基板包括图案部分和覆盖图案部分的板部分，板部分的宽度大于图案部分中的每个图案部分的宽度并且板部分连接到图案部分；在第一基板与第二基板之间的下部结构；在第二基板上的水平导电图案，水平导电图案在与第二基板的上表面垂直的方向上彼此间隔开地堆叠；以及在第二基板上并且具有与水平导电图案相对的侧表面的竖直结构。
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公开(公告)号：CN103545276B
公开(公告)日：2017-04-12
申请号：CN201310289922.4
申请日：2013-07-11
Applicant: 三星电子株式会社
IPC: H01L23/48 , H01L21/768
CPC classification number: H01L27/11582 , H01L23/5384 , H01L27/11556 , H01L27/11565 , H01L27/2409 , H01L27/2481 , H01L27/249 , H01L29/7827 , H01L45/04 , H01L45/06 , H01L45/1226 , H01L45/144 , H01L45/146 , H01L45/147 , H01L45/148 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种半导体装置及其制造方法，所述半导体装置包括交替并竖直地堆叠在基板上的多个第一绝缘层和多个第二层。所述多个第二层中的每个第二层包括通过第二绝缘层水平分离的水平电极。接触塞贯穿所述多个第一绝缘层和所述多个第二层中的第二绝缘层。
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