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公开(公告)号：CN117998851A
公开(公告)日：2024-05-07
申请号：CN202311461200.2
申请日：2023-11-06
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体装置和一种数据存储系统。半导体装置包括：第一半导体结构，其包括位于第一衬底上的电路装置、连接到电路装置的下互连结构、和连接到下互连结构的下接合结构；以及第二半导体结构，其包括：第二衬底，其位于第一半导体结构上；停止层，其与第二衬底的下表面接触；栅电极，其在竖直方向上堆叠并且彼此间隔开；沟道结构，其穿透栅电极，并且各自包括沟道层；位于栅电极下方的上互连结构；与第二衬底间隔开的外围接触插塞；以及接合到下接合结构的上接合结构，其中，沟道结构穿透停止层的至少一部分，并且其中，外围接触插塞穿透停止层的至少一部分。
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公开(公告)号：CN117596876A
公开(公告)日：2024-02-23
申请号：CN202310545948.4
申请日：2023-05-16
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储器装置和一种电子系统。该半导体存储器装置包括：堆叠件，其包括交替地堆叠的层间绝缘层和导电图案；堆叠件上的源极导电图案；以及竖直结构，其被设为穿过堆叠件并且连接至源极导电图案。竖直结构中的每一个包括：竖直沟道图案；包围竖直沟道图案的外侧表面的数据存储图案；竖直沟道图案中的竖直绝缘柱；以及竖直导电柱，其设置在竖直绝缘柱与源极导电图案之间，以将竖直沟道图案连接至源极导电图案。
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公开(公告)号：CN109427804B
公开(公告)日：2023-10-10
申请号：CN201810951270.9
申请日：2018-08-20
Applicant: 三星电子株式会社
Abstract: 公开了一种三维半导体器件，包括：水平半导体层，包括具有第一导电性的多个阱区和具有第二导电性的分离杂质区；以及多个单元阵列结构，分别设置在水平半导体层的阱区上。分离杂质区位于阱区之间并与阱区接触。每个单元阵列结构包括堆叠结构和多个竖直结构，所述堆叠结构包括相对于水平半导体层的顶表面的竖直方向上的多个堆叠电极，所述多个竖直结构穿透堆叠结构并连接到相应的阱区。
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公开(公告)号：CN113823632A
公开(公告)日：2021-12-21
申请号：CN202110381661.3
申请日：2021-04-09
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582 , H01L27/11565 , H01L27/11519
Abstract: 一种三维半导体存储器件包括：衬底，包括单元阵列区域和连接区域；电极结构，包括垂直地堆叠在衬底上的电极，电极分别包括在连接区域上的垫部分，并且电极的垫部分以阶梯结构堆叠；第一垂直结构，穿透单元阵列区域上的电极结构；以及第二垂直结构，穿透连接区域上的电极结构，每个第二垂直结构包括在第一方向上彼此间隔开的第一部分以及将第一部分彼此连接的至少一个第二部分，所述至少一个第二部分分别穿透垫部分的侧壁。
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公开(公告)号：CN112542467A
公开(公告)日：2021-03-23
申请号：CN202010984502.8
申请日：2020-09-18
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11565
Abstract: 本发明构思提供了半导体存储器件及其制造方法。该半导体存储器件包括堆叠结构，该堆叠结构包括依次堆叠在包括单元阵列区域和延伸区域的衬底上的水平电极、以及在水平电极之间的水平绝缘层。该半导体存储器件还可以包括穿透堆叠结构的垂直结构，垂直结构中的第一垂直结构在单元阵列区域上，并且垂直结构中的第二垂直结构在延伸区域上。每个垂直结构包括沟道层以及依次堆叠在沟道层的侧壁上的隧穿绝缘层、电荷存储层和阻挡绝缘层。第一垂直结构的电荷存储层包括电荷存储图案，电荷存储图案在垂直于衬底的顶表面的方向上彼此间隔开且水平绝缘层插置在其间。第二垂直结构的电荷存储层沿着水平电极的侧壁和水平绝缘层的侧壁延伸。
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Patent Agency Ranking
公开(公告)号：CN110797345A
公开(公告)日：2020-02-14
申请号：CN201910530079.1
申请日：2019-06-19
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11524 , H01L27/11529
Abstract: 提供了一种垂直存储器件，其包括：多个第一栅电极，在衬底的单元区域上堆叠，并在基本垂直于衬底的上表面的垂直方向上彼此间隔开；沟道，延伸穿过所述多个第一栅电极并且在垂直方向上延伸；第一接触插塞结构，与所述多个第一栅电极中的相应的第一栅电极接触，在垂直方向上延伸，并且包括第一金属图案、覆盖第一金属图案的下表面和侧壁的第一阻挡图案以及覆盖第一阻挡图案的下表面和侧壁的第一金属硅化物图案；以及第二接触插塞结构，在衬底的外围电路区域上沿垂直方向延伸，并且包括第二金属图案以及覆盖第二金属图案的下表面和侧壁的第二阻挡图案。
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公开(公告)号：CN106169304B
公开(公告)日：2019-11-05
申请号：CN201610603127.1
申请日：2011-02-17
Applicant: 三星电子株式会社
Abstract: 提供一种擦除非易失性存储器件的至少一个被选子块的方法，该方法包括：允许至少一个串选择线中的每一个浮置，所述非易失性存储器件包括所述至少一个串选择线，所述非易失性存储器件包括存储单元阵列，该存储单元阵列包括衬底和多个存储块，所述多个存储块中的每一个包括沿着与所述衬底垂直的方向堆叠的多个存储单元，所述多个存储单元中的每一个连接至至少一个字线，所述多个存储块中的每一个还包括连接至所述至少一个串选择线的至少一个串选择晶体管、连接至至少一个地选择线的至少一个地选择晶体管、以及连接至至少一个伪字线并将所述存储单元分隔成多个子块的至少一个分隔物；将第一电压施加到所述至少一个被选子块的至少一个字线。
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公开(公告)号：CN102163456B
公开(公告)日：2016-08-24
申请号：CN201110039569.5
申请日：2011-02-17
Applicant: 三星电子株式会社
CPC classification number: G11C16/04 , G11C16/10 , G11C16/16 , G11C16/3418 , H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明是一种非易失性存储器件、其操作方法以及包括其的存储系统。提供一种操作非易失性存储器件的方法，该非易失性存储器件包括衬底和存储块，所述存储块具有沿着与衬底相交的方向堆叠的多个存储单元。所述方法包括：从被选存储块的子块当中的被选子块读取数据；以及响应于对被选子块的读取，选择性地刷新被选存储块的每个子块，其中，所述被选存储块的每个子块被单独擦除。
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公开(公告)号：CN102163456A
公开(公告)日：2011-08-24
申请号：CN201110039569.5
申请日：2011-02-17
Applicant: 三星电子株式会社
CPC classification number: G11C16/04 , G11C16/10 , G11C16/16 , G11C16/3418 , H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明是一种非易失性存储器件、其操作方法以及包括其的存储系统。提供一种操作非易失性存储器件的方法，该非易失性存储器件包括衬底和存储块，所述存储块具有沿着与衬底相交的方向堆叠的多个存储单元。所述方法包括：从被选存储块的子块当中的被选子块读取数据；以及响应于对被选子块的读取，选择性地刷新被选存储块的每个子块，其中，所述被选存储块的每个子块被单独擦除。
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公开(公告)号：CN102005456A
公开(公告)日：2011-04-06
申请号：CN201010264991.6
申请日：2010-08-26
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/00 , H01L23/485
CPC classification number: H01L27/11575 , H01L27/1157 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种半导体存储器件，包括：实质上平面状的衬底；相对于衬底垂直的存储串，该存储串包括多个存储单元；以及多条伸长的字线，每条字线包括实质上平行于衬底且连接至存储串的第一部分、以及相对于衬底实质上倾斜并且在衬底上延伸的第二部分；其中，多条字线中的第一组与放置在存储串的第一侧的第一导线电连接，多条字线中的第二组与放置在存储串的第二侧的第二导线电连接。
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