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公开(公告)号：CN112786702A
公开(公告)日：2021-05-11
申请号：CN202010950542.0
申请日：2020-09-10
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/16
Abstract: 一种半导体器件，包括：有源结构，在衬底上，有源结构包括在与衬底的上表面垂直的竖直方向上交替且重复地堆叠的硅锗图案和硅图案；半导体层，在有源结构的在与衬底的上表面平行的第一方向上面对的侧壁上，半导体层是源极/漏极区；以及栅结构，在有源结构的表面和衬底上，栅结构在与第一方向垂直的第二方向上延伸，其中硅锗图案是富硅硅锗。
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公开(公告)号：CN107689373B
公开(公告)日：2023-11-14
申请号：CN201710550373.X
申请日：2017-07-07
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/06 , H01L21/8234
Abstract: 本发明提供一种集成电路器件和制造集成电路器件的方法，该集成电路器件包括：在有源区中的彼此间隔开的多个沟道区；多个源/漏区；在有源区上的绝缘结构，该绝缘结构限定多个栅极空间；在栅极空间中的第一个中的第一栅极堆叠结构，该第一栅极堆叠结构包括第一含金属的功函数层；以及隔离堆叠结构，在与栅极空间中的与栅极空间中的第一个相邻的第二个中，该隔离堆叠结构具有与第一栅极堆叠结构不同的堆叠结构，并被配置为电隔离有源区的一部分。
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公开(公告)号：CN116960125A
公开(公告)日：2023-10-27
申请号：CN202310454111.9
申请日：2023-04-25
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 提供了一种多堆叠半导体器件和制造其的方法。该多堆叠半导体器件包括：衬底；下纳米片晶体管，包括下沟道结构、围绕下沟道结构并包括栅极电介质层的下栅极结构、在下沟道结构两端的下源极/漏极区、以及将下源极/漏极区与下栅极结构隔离的至少一个下内部间隔物；在下纳米片晶体管上的上纳米片晶体管，包括上沟道结构、围绕上沟道结构并包括栅极电介质层的上栅极结构、在上沟道结构两端的上源极/漏极区、以及将上源极/漏极区与上栅极结构隔离的至少一个上内部间隔物；以及在下沟道结构和上沟道结构之间的隔离结构，其中包括与形成下内部间隔物或上内部间隔物的材料相同的材料的间隔物结构形成在隔离结构侧面。
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公开(公告)号：CN116666385A
公开(公告)日：2023-08-29
申请号：CN202310179389.X
申请日：2023-02-27
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238 , H01L23/48 , H01L21/768
Abstract: 提供一种半导体器件及其制造方法，该半导体器件包括：在第一层中的至少一个场效应晶体管和在所述至少一个场效应晶体管的横向侧的至少一个PN结器件；以及在第一层下面的第二层中的至少一个背侧供电网络(BSPDN)结构，其中所述至少一个BSPDN结构配置为将所述至少一个场效应晶体管连接到电压源。
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公开(公告)号：CN116581103A
公开(公告)日：2023-08-11
申请号：CN202310099470.7
申请日：2023-02-10
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L25/07 , H01L21/768
Abstract: 提供了一种三维(3D)堆叠半导体芯片架构和制造其的方法。该3D堆叠半导体芯片架构包括第一半导体芯片和第二半导体芯片，第一半导体芯片包括第一晶片、提供在第一晶片的第一侧上的第一前段(FEOL)层、提供在第一FEOL层上的第一中段(MOL)层、提供在第一MOL层上的第一后段(BEOL)层、提供在第一晶片的第二侧上的第一电源轨层，第二半导体芯片包括第二晶片、提供在第二晶片的第一侧上的第二FEOL层、提供在第二FEOL层上的第二MOL层、提供在第二MOL层上的第二BEOL层、提供在第二晶片的第二侧上的第二电源轨层，其中第一电源轨层和第二电源轨层彼此接触。
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公开(公告)号：CN115939133A
公开(公告)日：2023-04-07
申请号：CN202211131804.6
申请日：2022-09-16
Applicant: 三星电子株式会社
IPC: H01L27/06 , H01L27/08 , H01L21/8222 , H01L21/8249
Abstract: 提供了包括二极管结构的集成电路器件及其形成方法。二极管结构可以包括：衬底；上半导体层，在垂直方向上与衬底间隔开；上薄半导体层，从上半导体层的侧表面在第一水平方向上突出；下半导体层，在衬底和上半导体层之间并具有第一导电类型；下薄半导体层，从下半导体层的侧表面在第一水平方向上突出；第一二极管接触，电连接到下半导体层；以及第二二极管接触，电连接到衬底的一部分和上半导体层中的一个。衬底的所述部分和上半导体层中的所述一个可以具有第二导电类型。
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公开(公告)号：CN114512481A
公开(公告)日：2022-05-17
申请号：CN202111202233.6
申请日：2021-10-15
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234 , H01L29/06
Abstract: 提供一种混合多堆叠半导体器件及其制造方法。该混合多堆叠半导体器件包括纳米片堆叠和形成在纳米片堆叠之上的鳍式场效应晶体管(finFET)堆叠，其中纳米片堆叠包括形成在衬底之上并被第一栅极结构围绕的多个纳米片层，其中finFET堆叠包括被第二栅极结构围绕的至少一个鳍结构，其中所述至少一个鳍结构具有相对于纳米片堆叠的自对准形式，使得在所述至少一个鳍结构的最左侧表面与纳米片堆叠的左侧表面之间的左水平距离等于在所述至少一个鳍结构的最右侧表面与纳米片堆叠的右侧表面之间的右水平距离。
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公开(公告)号：CN114512480A
公开(公告)日：2022-05-17
申请号：CN202110972692.6
申请日：2021-08-24
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/092 , H01L29/78 , H01L21/336
Abstract: 公开了半导体器件、制造其的方法和包括其的半导体器件阵列。该方法包括：在至少一个衬底之上提供至少一个沟道结构；在执行栅极切割工艺之前，在所述至少一个沟道结构上沉积至少一个栅极遮罩层，使得所述至少一个栅极遮罩层形成在所述至少一个沟道结构的顶表面和侧表面上，并在所述至少一个衬底之上向外扩展以形成所述至少一个栅极遮罩层的外延伸部分，其中所述至少一个栅极遮罩层通过沉积相对于所述至少一个沟道结构自对准；以及去除所述至少一个栅极遮罩层的外延伸部分，使得在所述至少一个沟道结构两侧的所述至少一个栅极遮罩层具有相同的宽度。
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公开(公告)号：CN114388608A
公开(公告)日：2022-04-22
申请号：CN202110623194.0
申请日：2021-06-04
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L29/08 , H01L29/78 , H01L27/088
Abstract: 提供了一种具有台阶式多堆叠晶体管结构的半导体装置。该半导体装置包括：基底；第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟道组、围绕第一纳米片层的第一栅极结构以及在第一沟道组的两端处的第一源区/漏区和第二源区/漏区；以及第二晶体管，在竖直方向上形成在第一晶体管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕第二纳米片层的第二栅极结构以及在第二沟道组的两端处的第三源区/漏区和第四源区/漏区，其中，第一沟道组具有比第二沟道组的宽度大的宽度，其中，第一纳米片层的数量比第二纳米片层的数量小，并且其中，第一纳米片层的有效沟道宽度的总和基本上等于第二纳米片层的有效沟道宽度的总和。
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