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公开(公告)号：CN101206918A
公开(公告)日：2008-06-25
申请号：CN200710199397.1
申请日：2007-12-20
Applicant: 松下电器产业株式会社
IPC: G11C11/413 , H01L27/11 , G11C7/18
Abstract: 具有保存存储数据的保存电路、和输出对应保存在保存电路中数据的信号的读出专用输出电路的多个存储单元的半导体记忆装置，上述读出专用输出电路，具有对应于保存在保存电路中的信号被控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。还有，上述读出专用输出电路，具有由读出字选择电路控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。
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公开(公告)号：CN1988038A
公开(公告)日：2007-06-27
申请号：CN200610172362.4
申请日：2006-12-18
Applicant: 松下电器产业株式会社
IPC: G11C11/419 , G11C11/413
CPC classification number: G11C5/14 , G11C11/412
Abstract: 一种半导体存储装置，具有：配置成矩阵状的字线和位线；和配置在所述字线与位线的交差点的多个存储单元，设置对供给到配置在同一所述位线上的存储单元的低数据保持电源的电位进行控制的位线预充电电路。并且，在写入动作时，通过位线预充电电路，将选择的位线所对应的存储单元的低数据保持电源的电位，控制为比非选择的位线所对应的存储单元的低数据保持电源高的电位。
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公开(公告)号：CN1461010A
公开(公告)日：2003-12-10
申请号：CN03130734.5
申请日：2003-05-13
Applicant: 松下电器产业株式会社
Inventor： 山上由展
IPC: G11C11/413
CPC classification number: G11C29/70 , G11C8/08 , G11C29/832
Abstract: 本发明的半导体存储器件包括含一条以上冗余字线的多条字线，多个位线对，连接所述多条字线和所述多个位线对的多个存储单元，连接所述多条字线的一端并且由多个字线控制信号分别控制的多个字线驱动器，和连接所述多条字线的另一端并且由位线预充电时激活的控制信号控制的多个字线控制元件。
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公开(公告)号：CN101206918B
公开(公告)日：2012-06-27
申请号：CN200710199397.1
申请日：2007-12-20
Applicant: 松下电器产业株式会社
IPC: G11C11/413 , H01L27/11 , G11C7/18
Abstract: 具有保存存储数据的保存电路、和输出对应保存在保存电路中数据的信号的读出专用输出电路的多个存储单元的半导体记忆装置，上述读出专用输出电路，具有对应于保存在保存电路中的信号被控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。还有，上述读出专用输出电路，具有由读出字选择电路控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。
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公开(公告)号：CN101030447B
公开(公告)日：2012-04-11
申请号：CN200710007023.5
申请日：2007-02-07
Applicant: 松下电器产业株式会社
Inventor： 山上由展
IPC: G11C11/417 , G11C11/419
CPC classification number: G11C5/14 , G11C11/413
Abstract: 本发明提供一种半导体存储器件。通过改善存储单元的写入电平来使得具有稳定的存储单元特性。存储单元电源控制电路(3′)，将在数据写入时所选择的列的存储单元(1)的电源(存储单元电源(VSSM1))控制在由N型MOS晶体管(QN11)和(QN12)的分压比确定的、比VSS电平高的电压值。漏电补偿电路(4′)，将数据写入时的非选择的列和数据读出时的所有列的存储单元(1)的电源(存储单元电源(VSSM1))控制在VSS电平。
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Patent Agency Ranking
公开(公告)号：CN101999147A
公开(公告)日：2011-03-30
申请号：CN201080001345.9
申请日：2010-02-03
Applicant: 松下电器产业株式会社
IPC: G11C11/41 , G11C11/412 , G11C11/413
CPC classification number: G11C11/412 , G11C8/16
Abstract: 本发明公开了一种半导体存储装置。该半导体存储装置包括第一及第二反相器(20、30)、互补金属氧化物半导体开关(40)、读出用金属氧化物半导体晶体管(51)以及金属氧化物半导体开关(52)，该第一及第二反相器(20、30)通过使两者中的一方的输出端与另一方的输入端相互连接，来储存数据，该互补金属氧化物半导体开关(40)使第一反相器(20)的输入端与写入用位线(WBL)相连接，该读出用金属氧化物半导体晶体管(51)在栅极上连接有第一反相器(20)的输出端，该金属氧化物半导体开关(52)使该金属氧化物半导体晶体管(51)与读出用位线(RBL)相连接。第一及第二反相器(20、30)的大小互不相同，并且该第一及第二反相器(20、30)所连接的源极电源彼此不同。
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公开(公告)号：CN1892904B
公开(公告)日：2010-05-12
申请号：CN200610095997.9
申请日：2006-06-30
Applicant: 松下电器产业株式会社
IPC: G11C11/417
CPC classification number: G11C11/413
Abstract: 一种半导体存储器件，包括：包括触发器的存储单元以及用于向该存储单元提供单元电源电压的存储单元电源电路，其中该存储单元电源电路在第一时段提供一个单元电源电压并且在第二时段提供一个不同的单元电源电压。
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公开(公告)号：CN100367412C
公开(公告)日：2008-02-06
申请号：CN200410048900.X
申请日：2004-06-09
Applicant: 松下电器产业株式会社
Inventor： 山上由展
IPC: G11C29/00
CPC classification number: G11C29/83
Abstract: 半导体存储装置包括：大量字线，含有一条或多条冗余字线；大量的位线对；大量的存储单元，连接到上述字线和上述位线；大量的字线驱动器，每个驱动器连接到上述字线的相应的一个端点并由大量的字线控制信号控制；以及大量的第一字线控制电路，分别位于上述字线的另一端点，每个上述第一字线控制电路接收上述字线中相应一条的信号电平，其中，在上述相应字线的信号电平为第一种电平的情况中，每个上述第一字线控制电路切换为导电状态，并将上述第一种电平信号输出到上述相应的字线，在第一种电平，连接到上述相应字线的上述存储单元中的相应存储单元变为高阻状态。而在上述相应字线的信号电平是第二种电平的情况中，上述第一字线控制电路中的每一个切换成非导电状态，在第二种电平，上述相应存储单元变成能进行数据输入/输出的一种状态。
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公开(公告)号：CN100337283C
公开(公告)日：2007-09-12
申请号：CN03130734.5
申请日：2003-05-13
Applicant: 松下电器产业株式会社
Inventor： 山上由展
IPC: G11C11/413
CPC classification number: G11C29/70 , G11C8/08 , G11C29/832
Abstract: 本发明的半导体存储器件包括含一条以上冗余字线的多条字线，多个位线对，连接所述多条字线和所述多个位线对的多个存储单元，连接所述多条字线的一端并且由多个字线控制信号分别控制的多个字线驱动器，和连接所述多条字线的另一端并且由位线预充电时激活的控制信号控制的多个字线控制元件。
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公开(公告)号：CN101030447A
公开(公告)日：2007-09-05
申请号：CN200710007023.5
申请日：2007-02-07
Applicant: 松下电器产业株式会社
Inventor： 山上由展
IPC: G11C11/417 , G11C11/419
CPC classification number: G11C5/14 , G11C11/413
Abstract: 本发明提供一种半导体存储器件。通过改善存储单元的写入电平来使得具有稳定的存储单元特性。存储单元电源控制电路(3′)，将在数据写入时所选择的列的存储单元(1)的电源(存储单元电源(VSSM1))控制在由N型MOS晶体管(QN11)和(QN12)的分压比确定的、比VSS电平高的电压值。漏电补偿电路(4′)，将数据写入时的非选择的列和数据读出时的所有列的存储单元(1)的电源(存储单元电源(VSSM1))控制在VSS电平。
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