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公开(公告)号：CN101207129B
公开(公告)日：2012-05-23
申请号：CN200710160024.3
申请日：2007-12-20
Applicant: 松下电器产业株式会社
CPC classification number: G11C11/413
Abstract: 本发明公开了半导体存储装置。目的在于：降低整个存储器在半导体基板所占的面积。具有多层次比特线结构的半导体存储装置包括存储单元、和放大通过比特线从存储单元读出的信号的放大电路。单元N阱区域和放大电路N阱区域连续地形成着，在该单元N阱区域中形成上述存储单元的P沟道晶体管，在该放大电路N阱区域中形成上述放大电路的P沟道晶体管。
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公开(公告)号：CN1790698A
公开(公告)日：2006-06-21
申请号：CN200510113490.7
申请日：1999-04-07
Applicant: 松下电器产业株式会社
Inventor： 石仓聪
IPC: H01L23/522 , H01L21/768 , H01L21/82 , G06F17/50
CPC classification number: H01L27/118 , G06F17/5072 , G06F17/5077 , H01L24/02 , H01L27/0255 , H01L27/11807 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01015 , H01L2924/01019 , H01L2924/01033 , H01L2924/01075 , H01L2924/01079 , H01L2924/01082 , H01L2924/30105
Abstract: 一种半导体器件，通过组合和布置预先登记的功能模块并根据给定的逻辑电路说明确定布线图形来形成，其中所述功能块的未使用的输入管脚经由包含第一导电类扩散层和第一导电类型阱的衬底接触、或包含第二导电类型扩散层和第二导电类型阱的衬底接触与第一或第二电源导通。
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公开(公告)号：CN1324712C
公开(公告)日：2007-07-04
申请号：CN200410034250.3
申请日：2004-04-05
Applicant: 松下电器产业株式会社
IPC: H01L27/11
CPC classification number: H01L27/11 , H01L27/1104 , Y10S257/903
Abstract: 6晶体管型SRAM存储单元一直多采用横型存储单元布局，但因是横长形，例如当使位线为第2或第3层布线时，前者在横向延伸的字线与VSS电源在同一层中靠近地并排延伸，从而字线寄生电容增大和布线微粒引起的成品率降低；后者的位线被VSS电源与VDD电源夹着并排延伸，从而位线寄生电容增大。本发明分别用第2、第3、第4层布线配置正/负位线、字线、VSS电源布线，并将VDD电源布线配置在正/负位线之间。另外，分别用第2、第3、第4层布线配置字线、正/负位线、VSS电源布线，并将VDD电源布线配置在正/负位线之间。另外，分别用第2、第3、第4、第5层布线配置VDD电源布线、正/负位线、字线、VSS电源布线。另外，分别用第2、第3、第4、第5层布线配置正/负位线、VDD电源布线、字线、VSS电源布线。
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公开(公告)号：CN1979691A
公开(公告)日：2007-06-13
申请号：CN200610164099.4
申请日：2006-12-07
Applicant: 松下电器产业株式会社
CPC classification number: G11C29/50 , G11C11/41 , G11C29/12005 , G11C2029/1202 , G11C2029/1204
Abstract: 半导体存储器件包括：存储单元，具有其中提供给包括在锁存器部分中的负载晶体管108和111的源极的电位不同于提供给字线105的电位和提供给位线106和107的电位中的至少一个的电路结构；锁存器电位控制电路101用于根据施加到测试模式设定管脚102上的信号，对正常操作模式和测试模式进行相互切换；以及读出/写入控制电路103，用于在测试模式中的至少读出操作的任意时期，将提供给负载晶体管108和111的源极的电位控制为比提供给字线105的电位和提供给位线106和107的电位中的至少一个低。
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公开(公告)号：CN1988038B
公开(公告)日：2012-04-04
申请号：CN200610172362.4
申请日：2006-12-18
Applicant: 松下电器产业株式会社
IPC: G11C11/419 , G11C11/413
CPC classification number: G11C5/14 , G11C11/412
Abstract: 一种半导体存储装置，具有：配置成矩阵状的字线和位线；和配置在所述字线与位线的交差点的多个存储单元，设置对供给到配置在同一所述位线上的存储单元的低数据保持电源的电位进行控制的位线预充电电路。并且，在写入动作时，通过位线预充电电路，将选择的位线所对应的存储单元的低数据保持电源的电位，控制为比非选择的位线所对应的存储单元的低数据保持电源高的电位。
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Patent Agency Ranking
公开(公告)号：CN101206918A
公开(公告)日：2008-06-25
申请号：CN200710199397.1
申请日：2007-12-20
Applicant: 松下电器产业株式会社
IPC: G11C11/413 , H01L27/11 , G11C7/18
Abstract: 具有保存存储数据的保存电路、和输出对应保存在保存电路中数据的信号的读出专用输出电路的多个存储单元的半导体记忆装置，上述读出专用输出电路，具有对应于保存在保存电路中的信号被控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。还有，上述读出专用输出电路，具有由读出字选择电路控制的读出驱动晶体管，上述读出驱动晶体管的栅极长度，形成的比构成上述保存电路的晶体管的栅极长度长。
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公开(公告)号：CN1988038A
公开(公告)日：2007-06-27
申请号：CN200610172362.4
申请日：2006-12-18
Applicant: 松下电器产业株式会社
IPC: G11C11/419 , G11C11/413
CPC classification number: G11C5/14 , G11C11/412
Abstract: 一种半导体存储装置，具有：配置成矩阵状的字线和位线；和配置在所述字线与位线的交差点的多个存储单元，设置对供给到配置在同一所述位线上的存储单元的低数据保持电源的电位进行控制的位线预充电电路。并且，在写入动作时，通过位线预充电电路，将选择的位线所对应的存储单元的低数据保持电源的电位，控制为比非选择的位线所对应的存储单元的低数据保持电源高的电位。
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公开(公告)号：CN1893084A
公开(公告)日：2007-01-10
申请号：CN200610100743.1
申请日：2006-07-04
Applicant: 松下电器产业株式会社
IPC: H01L27/11 , H01L27/088 , H01L27/02
CPC classification number: H01L27/11 , H01L27/0203 , Y10S257/903
Abstract: 在包括栅极长度方向中从栅极电极端部到半导体区域端部为止的距离不同的复数个金属绝缘体半导体晶体管的半导体装置中，使各晶体管的特性一致。第一半导体区域(RP1)的栅极长度方向的宽度(F1a、F1b)，形成的比第二半导体区域(RP2)的栅极长度方向的宽度(F2a、F2b)小。这种情况下，第一半导体区域RP1的栅极宽度方向的宽度(W1)，形成的比第二半导体区域(RP2)的栅极宽度方向的宽度(W2)宽。
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公开(公告)号：CN101207129A
公开(公告)日：2008-06-25
申请号：CN200710160024.3
申请日：2007-12-20
Applicant: 松下电器产业株式会社
CPC classification number: G11C11/413
Abstract: 本发明公开了半导体存储装置。目的在于：降低整个存储器在半导体基板所占的面积。具有多层次比特线结构的半导体存储装置包括存储单元、和放大通过比特线从存储单元读出的信号的放大电路。单元N阱区域和放大电路N阱区域连续地形成着，在该单元N阱区域中形成上述存储单元的P沟道晶体管，在该放大电路N阱区域中形成上述放大电路的P沟道晶体管。
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公开(公告)号：CN101123112A
公开(公告)日：2008-02-13
申请号：CN200710141397.6
申请日：2007-08-09
Applicant: 松下电器产业株式会社
Abstract: 本发明公开了半导体存储装置。目的在于：能够很容易对存储单元进行写入，且缩短循环时间。一种半导体存储装置，具有多个存储单元，各存储单元具有连接在构成与该存储单元相对应的高数据保持电源布线对的高数据保持电源布线中的一条上的第一反相器；和连接在构成上述高数据保持电源布线对的高数据保持电源布线的另一条上，输入及输出分别连接在上述第一反相器的输出及输入上的第二反相器。被选择的高数据保持电源电路，不通过构成上述多组位线对的位线的任意一条来接收与输入数据信号和地址信号相应的信号，将连接在该高数据保持电源电路上的高数据保持电源布线驱动为与所接收到的信号相应的电位。
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