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公开(公告)号：CN1305137C
公开(公告)日：2007-03-14
申请号：CN200410003947.4
申请日：2004-02-10
Applicant: 松下电器产业株式会社
CPC classification number: H03H11/265
Abstract: 本发明公开了一种半导体器件，其课题是：在检查芯片后不改变光罩的情况下，改善由于电路块间的信号布线而引起的工作容限不足及工作不良。半导体芯片10上形成有逻辑电路块11和存储电路块12，给这些电路块间的布线设了调整信号的传播时刻的时刻调整电路块13。时刻调整电路单元30，由延迟元件块31、计数电路块32以及保险电路块33构成。延迟元件块31拥有多个能够将各自不同的延迟量施加给块间信号DA1的延迟元件A、B、C；计数电路块32从时刻调整电路块13接收时刻调整控制信号CNT；保险电路块33，在时刻检查结束后，根据由计数电路块32所保持的保险信息信号FO而熔断，具有实质上和计数电路块32一样的功能。
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公开(公告)号：CN1269135C
公开(公告)日：2006-08-09
申请号：CN03127505.2
申请日：2003-08-05
Applicant: 松下电器产业株式会社
CPC classification number: G11C29/56004 , G11C29/26 , G11C2029/0401 , G11C2029/1806 , G11C2029/2602
Abstract: 近年的系统LSI根据系统侧的要求，在1个芯片上载放多个容量和位宽度不同的RAM。但是，在检查多个RAM时，即使对各RAM准备了专用端子，对于容量不同的RAM，由于内部X、Y地址分配不同，所以不能用同一测试图形(例如HALF-MARCH)检查，必需按同一容量RAM进行分组并检查，导致检查时间变长。作为RAM控制信号设置外部地址信号和测试专用地址信号，在后者的情况下，使1个芯片内的容量最大的RAM3的X、Y地址数和其它RAM4、5相同，使各RAM3～5的X、Y地址分配相同。
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公开(公告)号：CN1447438A
公开(公告)日：2003-10-08
申请号：CN03107392.1
申请日：2003-03-25
Applicant: 松下电器产业株式会社
IPC: H01L27/108 , G11C11/407
CPC classification number: G11C11/405 , H01L27/108
Abstract: 本发明涉及一种半导体存储装置，能够在用MIS晶体管作为积累电荷的装置的半导体存储装置中，提高数据的写入工作和读出工作的速度。DRAM单元10是为了由在第1晶体管11的沟道中积累电荷，由第2晶体管12和第3晶体管13传送电荷而构成的，通过交互地使用用与第2晶体管12的栅极连接的第1字线WLa和与第2晶体管12的漏极连接的第1位线BLa的路径、和用与第2晶体管12的栅极连接的第1字线WLa和与第2晶体管12的漏极连接的第1位线BLa的路径这样2条路径，可以使数据传输速度高速化。
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公开(公告)号：CN1905075B
公开(公告)日：2010-08-18
申请号：CN200610106445.3
申请日：2006-07-24
Applicant: 松下电器产业株式会社
IPC: G11C17/18
CPC classification number: G11C17/12 , G11C2207/2227
Abstract: 本发明提供一种能够在待机时，以及动作时削减消耗电力的同时，存储器容量大规模化的半导体存储器件。存储单元排列(110)，以相对于相互相邻的两行存储单元一个的比例，设置源极线(SN0～SNk)。再有，对应于各源极线设置向各源极线提供比接地电位高而比电源电位低的源极偏压电位的源极偏压控制电路(121)。由源极偏压控制电路(121)，在待机期间，控制各源极线为被提供给上述源极偏压电位的状态的同时，在有效期间，控制与读出对象的存储单元非连接的源极线为被提供给上述源极偏压电位的状态。
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公开(公告)号：CN101064187A
公开(公告)日：2007-10-31
申请号：CN200710102672.3
申请日：2007-04-27
Applicant: 松下电器产业株式会社
Inventor： 黑田直喜
IPC: G11C11/4074 , G11C29/02
Abstract: 半导体集成电路装置，在同一个芯片上，具备多个存储器(11a～11d)，向存储器(11a～11d)供给共同的电源电压的多个内部电源电路(12a、12b)，将存储器(11a～11d)和所述多个内部电源电路(12a、12b)互相连接的共同电源布线(17)和外部焊盘垫(14)。内部电源电路(12a、12b)，根据电源控制信号TESTVPPIN，控制是否供给电源电压。由外部焊盘垫(14)监视共同电源布线(17)的电压及向共同电源布线(17)外加电压。削减具备多个内部电源发生电路的半导体集成电路装置的焊盘垫数量。
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Patent Agency Ranking
公开(公告)号：CN1905075A
公开(公告)日：2007-01-31
申请号：CN200610106445.3
申请日：2006-07-24
Applicant: 松下电器产业株式会社
IPC: G11C17/18
CPC classification number: G11C17/12 , G11C2207/2227
Abstract: 本发明提供一种能够在待机时，以及动作时削减消耗电力的同时，存储器容量大规模化的半导体存储器件。存储单元排列(110)，以相对于相互相邻的两行存储单元一个的比例，设置源极线(SN0～SNk)。再有，对应于各源极线设置向各源极线提供比接地电位高而比电源电位低的源极偏压电位的源极偏压控制电路(121)。由源极偏压控制电路(121)，在待机期间，控制各源极线为被提供给上述源极偏压电位的状态的同时，在有效期间，控制与读出对象的存储单元非连接的源极线为被提供给上述源极偏压电位的状态。
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公开(公告)号：CN1905074A
公开(公告)日：2007-01-31
申请号：CN200610107855.X
申请日：2006-07-26
Applicant: 松下电器产业株式会社
Inventor： 黑田直喜
IPC: G11C17/08
Abstract: 本发明在于提供一种半导体存储器件，能够削减待机时和工作时的消耗功率，并使存储容量的大规模化。在存储单元阵列110，以互相邻接的2行分的存储单元1个的比例，设置源线(SN0～SN(n－2)/2)。进一步地，设置对应各源线的多个源偏压控制电路(121)，来向各源线供给高于接地电位低于电源电位的源偏压电位。并且，在激活期间，使得各源线中被行解码器(150)所选择的源线中、与读出对象的存储单元不连接的源线，根据源偏压控制电路(171)，被控制成供给上述源偏压电位状态。
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公开(公告)号：CN101425329B
公开(公告)日：2012-11-21
申请号：CN200810131164.2
申请日：2008-07-30
Applicant: 松下电器产业株式会社
Inventor： 黑田直喜
IPC: G11C11/34 , G11C11/4091 , G11C11/4093
Abstract: 本发明公开了一种半导体存储装置。设有：连接在存储器阵列(1)的数据线DL、XDL上的数据线用读出放大器/写入缓冲器(6)、连接在虚设存储器阵列(2)的虚设数据线DDL、XDDL上的数据线用读出放大器控制信号生成逻辑电路。利用该逻辑电路(7)的输出信号来启动读出放大器(6)。因此，在动态随机存取存储器(DRAM)那样的利用位线将动态数据放大并读出的半导体存储装置中，能够实现高速的存取，且很容易地就能够实现各种存储器规格。
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公开(公告)号：CN101999147A
公开(公告)日：2011-03-30
申请号：CN201080001345.9
申请日：2010-02-03
Applicant: 松下电器产业株式会社
IPC: G11C11/41 , G11C11/412 , G11C11/413
CPC classification number: G11C11/412 , G11C8/16
Abstract: 本发明公开了一种半导体存储装置。该半导体存储装置包括第一及第二反相器(20、30)、互补金属氧化物半导体开关(40)、读出用金属氧化物半导体晶体管(51)以及金属氧化物半导体开关(52)，该第一及第二反相器(20、30)通过使两者中的一方的输出端与另一方的输入端相互连接，来储存数据，该互补金属氧化物半导体开关(40)使第一反相器(20)的输入端与写入用位线(WBL)相连接，该读出用金属氧化物半导体晶体管(51)在栅极上连接有第一反相器(20)的输出端，该金属氧化物半导体开关(52)使该金属氧化物半导体晶体管(51)与读出用位线(RBL)相连接。第一及第二反相器(20、30)的大小互不相同，并且该第一及第二反相器(20、30)所连接的源极电源彼此不同。
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公开(公告)号：CN100520961C
公开(公告)日：2009-07-29
申请号：CN03122623.X
申请日：2003-04-16
Applicant: 松下电器产业株式会社
Inventor： 黑田直喜
IPC: G11C11/401 , G11C8/00
CPC classification number: G11C7/222 , G11C7/1042 , G11C7/1075 , G11C7/22 , G11C8/06 , G11C8/16 , G11C8/18 , G11C11/405 , G11C11/4076
Abstract: 本发明提供一种能够实现高速随机存取、并且实现小面积化的半导体存储器件。该半导体存储器件，其特征在于，包括：存储单元，由两个晶体管和一个电容器构成；字驱动器，具有两个系统，用于分别交互地控制两条字线，上述两条字线控制一个上述存储单元的读写；地址闭锁电路，具有两个系统，分别设置在具有两个系统的上述字驱动器的前段，用于闭锁对具有两个系统的上述字驱动器进行选择的第一地址信号；及地址解码器，具有一个系统，用于对第二地址信号进行解码，生成上述第一地址信号；而且，上述地址解码器向具有两个系统的上述地址闭锁电路的双方提供上述第一地址信号。
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