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公开(公告)号：CN111092114A
公开(公告)日：2020-05-01
申请号：CN201910993965.8
申请日：2019-10-18
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/739 , H01L21/331
Abstract: 防止Ic(break)的降低，并且维持静态耐压的稳定性。半导体装置具备阱区域(5)、缓冲区域(7)、绝缘膜(108B、9B)、电极(8B)、电场缓和构造(10)。缓冲区域的杂质浓度随着从有源区远离而变小。电极的端部与缓冲区域的端部相比，位于接近有源区的位置。电场缓和构造具备多个RESURF层(61、62、63、…6n)，该多个RESURF层(61、62、63、…6n)在俯视观察中各自包围缓冲区域，并且形成于半导体衬底的表层。
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公开(公告)号：CN103296031B
公开(公告)日：2016-01-13
申请号：CN201210521787.7
申请日：2012-12-07
Applicant: 三菱电机株式会社
IPC: H01L27/12 , H01L21/02 , H01L21/027
CPC classification number: G03F9/708 , B81C1/00603 , G03F9/7084 , H01L21/308 , H01L21/76256 , H01L21/764 , H01L23/544 , H01L2223/5442 , H01L2223/54426 , H01L2223/54453 , H01L2223/54493 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的目的在于提供一种晶圆内部具备空腔图案（3）的SOI晶圆，也就是在SOI晶圆上进行曝光时，能以低成本进行曝光掩模的位置对准的SOI晶圆。本发明的SOI晶圆具备：支承衬底（1）和形成于支承衬底（1）上的绝缘层（2），在形成有绝缘层（2）的支承衬底（1）的一个主面形成有规定的空腔图案（3），还具备：堵塞该空腔图案（3）并形成于绝缘层（2）上的活性半导体层（5），活性半导体层（5）未形成于支承衬底（1）的外周部，还具备：形成于支承衬底（1）的上述一个主面侧的上述外周部，并确定空腔图案（3）的位置的多个叠合标记图案（4）。
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公开(公告)号：CN103296031A
公开(公告)日：2013-09-11
申请号：CN201210521787.7
申请日：2012-12-07
Applicant: 三菱电机株式会社
IPC: H01L27/12 , H01L21/02 , H01L21/027
CPC classification number: G03F9/708 , B81C1/00603 , G03F9/7084 , H01L21/308 , H01L21/76256 , H01L21/764 , H01L23/544 , H01L2223/5442 , H01L2223/54426 , H01L2223/54453 , H01L2223/54493 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的目的在于提供一种晶圆内部具备空腔图案（3）的SOI晶圆，也就是在SOI晶圆上进行曝光时，能以低成本进行曝光掩模的位置对准的SOI晶圆。本发明的SOI晶圆具备：支承衬底（1）和形成于支承衬底（1）上的绝缘层（2），在形成有绝缘层（2）的支承衬底（1）的一个主面形成有规定的空腔图案（3），还具备：堵塞该空腔图案（3）并形成于绝缘层（2）上的活性半导体层（5），活性半导体层（5）未形成于支承衬底（1）的外周部，还具备：形成于支承衬底（1）的上述一个主面侧的上述外周部，并确定空腔图案（3）的位置的多个叠合标记图案（4）。
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公开(公告)号：CN101752366B
公开(公告)日：2012-07-18
申请号：CN200910167404.9
申请日：2009-08-13
Applicant: 三菱电机株式会社
Inventor： 清水和宏
IPC: H01L27/04 , H03K19/003
CPC classification number: H01L27/0629 , H01L29/063 , H01L29/0696 , H01L29/0878 , H01L29/404 , H01L29/42368 , H01L29/7817
Abstract: 本发明涉及一种半导体装置。以包围被施加高电位的感测电阻(9)和形成第一逻辑电路(26)的高电位逻辑区域(25)周围的方式，隔着分离区域(30)形成RESURF区域(24)。在RESURF区域(24)外侧形成被施加相对接地电位要驱动第二逻辑电路(22)所需的驱动电压电平的第二逻辑电路区域。在RESURF区域(24)中，沿着内周形成场效应晶体管(T)的漏极电极(12)，且沿着外周形成源极电极(10)。此外，与感测电阻(9)连接的多晶硅电阻(4)从内周侧向外周侧以螺旋形形成。从而，减少了电路形成的区域的占有面积，实现半导体装置的小型化。
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公开(公告)号：CN102299168A
公开(公告)日：2011-12-28
申请号：CN201110140111.9
申请日：2011-05-16
Applicant: 三菱电机株式会社
Inventor： 清水和宏
CPC classification number: H01L29/8611 , H01L27/0629 , H01L29/0615 , H01L29/0692 , H01L2924/0002 , H03K17/6871 , H03K2217/0081 , H01L2924/00
Abstract: 本发明得到一种可以降低耗电功率的功率用半导体装置。功率用半导体装置利用高耐压二极管DB对电容器CB充电，以得到高侧驱动电路(10a)的驱动电压，高耐压二极管DB具有：P-型半导体衬底(12)；N型负极区域(14)，设在P-型半导体衬底(12)的表面；P型正极区域(16)，设在N型负极区域(14)内；P+型接触区域(20)和N+型接触区域(22)，设在P型正极区域(16)内；负极电极(24)，连接于N型负极区域(14)；以及正极电极(26)，连接于P+型接触区域(20)和N+型接触区域(22)。
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公开(公告)号：CN101399532B
公开(公告)日：2011-01-26
申请号：CN200810176147.0
申请日：2004-04-23
Applicant: 三菱电机株式会社
Inventor： 清水和宏
CPC classification number: H03K17/063 , H01L27/088
Abstract: 本发明的课题是，提供防止了用于进行电源线的桥式整流的半导体元件遭到破坏的功率集成电路器件。本发明制成了将HNMOS晶体管(4)的漏电极与NMOS晶体管(21)的栅电极连接，经电阻(32)对NMOS晶体管(21)的漏电极施加逻辑电路电压VCC，对NMOS晶体管(21)的源电极施加接地电位的结构。于是，借助于用接口电路(1)监测NMOS晶体管(21)的漏电位V2，间接地监测了电位VS。
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公开(公告)号：CN101882885A
公开(公告)日：2010-11-10
申请号：CN201010143128.5
申请日：2010-02-24
Applicant: 三菱电机株式会社
Inventor： 清水和宏
CPC classification number: H03K17/161 , H01L21/76202 , H01L21/823481 , H01L23/5225 , H01L24/05 , H01L24/48 , H01L24/49 , H01L27/0629 , H01L29/0696 , H01L29/402 , H01L29/42368 , H01L29/7816 , H01L29/8611 , H01L2224/04042 , H01L2224/05556 , H01L2224/05599 , H01L2224/48247 , H01L2224/48465 , H01L2224/49171 , H01L2924/00014 , H01L2924/01004 , H01L2924/01006 , H01L2924/01011 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01023 , H01L2924/01032 , H01L2924/01033 , H01L2924/01041 , H01L2924/01046 , H01L2924/0106 , H01L2924/01067 , H01L2924/01068 , H01L2924/01074 , H01L2924/01082 , H01L2924/014 , H01L2924/12032 , H01L2924/12036 , H01L2924/12041 , H01L2924/1305 , H01L2924/13055 , H01L2924/1306 , H01L2924/13091 , H01L2924/14 , H01L2924/19041 , H01L2924/30107 , H01L2924/3025 , H02M7/003 , H01L2924/00 , H01L2224/45099
Abstract: 半导体装置(HVIC)包含形成于半导体衬底(29)的低电位侧电路(1)、高电位侧电路(2)、假想接地电位焊盘(11)、共同接地电位焊盘(6)及二极管(D3)。低电位侧电路(1)驱动低电位侧功率晶体管(Q1)。高电位侧电路(2)设于高电位区域(HVLR)，驱动高电位侧功率晶体管(Q2)。假想接地电位焊盘(11)，配置在高电位区域(HVLR)，与两功率晶体管(Q2，Q1)的连接节点(PA)耦合，对高电位侧电路(2)供给假想接地电位。共同接地电位焊盘(6)对低电位侧电路(1)及高电位侧电路(2)供给共同的接地电位。二极管的负极与假想接地电位焊盘(11)连接，正极与共同接地电位焊盘(6)连接。
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公开(公告)号：CN1921071B
公开(公告)日：2010-05-12
申请号：CN200610105554.3
申请日：2006-07-18
Applicant: 三菱电机株式会社
IPC: H01L21/288 , H01L21/3205 , H01L21/31 , H01L21/768 , H01L21/66 , H01L21/00 , H01L23/48 , H01L23/525 , H01L23/60 , B41J2/135 , B41J2/04
Abstract: 半导体制造装置中的描绘图案印刷部具有分别射出导电性溶剂、绝缘性溶剂和界面处理液的印刷头，印刷头根据来自晶片测试部的描绘图案的信息、来自存储部的与该晶片有关的信息和来自芯片坐标识别部的坐标信息，可以对该晶片印刷所要的电路描绘图案，半导体制造方法使用半导体制造装置，并利用印刷处理形成所要的电路，制造出半导体装置，在半导体装置上形成焊盘电极等，以便可以利用电路描绘图案的印刷对该半导体装置进行修整处理。
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公开(公告)号：CN100514648C
公开(公告)日：2009-07-15
申请号：CN200710006351.3
申请日：2007-01-31
Applicant: 三菱电机株式会社
IPC: H01L27/04 , H01L21/822 , H01L21/762
CPC classification number: H01L21/823857 , H01L21/823462 , H01L21/823475 , H01L21/823481 , H01L21/823871 , H01L21/823878 , H01L27/0922 , H01L29/404 , H01L29/42368 , H01L29/66681
Abstract: 提供一种在确保高耐压元件的高耐压特性的同时使高耐压元件和低耐压元件具有良好特性的半导体装置。具有高耐压元件和低耐压元件的半导体装置包含：规定了形成高耐压元件的高耐压元件区和形成低耐压元件的低耐压元件区的半导体衬底；在该高耐压元件区设置的第一LOCOS隔离结构；以及在该低耐压元件区设置的第二LOCOS隔离结构。第一LOCOS隔离结构由在该半导体衬底的表面上形成的LOCOS氧化膜和其上形成的CVD氧化膜构成，第二LOCOS隔离结构由LOCOS氧化膜构成。
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公开(公告)号：CN101022109A
公开(公告)日：2007-08-22
申请号：CN200710006351.3
申请日：2007-01-31
Applicant: 三菱电机株式会社
IPC: H01L27/04 , H01L21/822 , H01L21/762
CPC classification number: H01L21/823857 , H01L21/823462 , H01L21/823475 , H01L21/823481 , H01L21/823871 , H01L21/823878 , H01L27/0922 , H01L29/404 , H01L29/42368 , H01L29/66681
Abstract: 提供一种在确保高耐压元件的高耐压特性的同时使高耐压元件和低耐压元件具有良好特性的半导体装置。具有高耐压元件和低耐压元件的半导体装置包含：规定了形成高耐压元件的高耐压元件区和形成低耐压元件的低耐压元件区的半导体衬底；在该高耐压元件区设置的第一LOCOS隔离结构；以及在该低耐压元件区设置的第二LOCOS隔离结构。第一LOCOS隔离结构由在该半导体衬底的表面上形成的LOCOS氧化膜和其上形成的CVD氧化膜构成，第二LOCOS隔离结构由LOCOS氧化膜构成。
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