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公开(公告)号：CN109065613A
公开(公告)日：2018-12-21
申请号：CN201810758788.0
申请日：2018-07-11
Applicant: 浙江大学
IPC: H01L29/10 , H01L29/16 , H01L21/336 , H01L29/78
Abstract: 本发明公开了一种竖直结构锗沟道场效应晶体管器件的制造方法。首先在衬底上沉积锗薄膜和镍薄膜，并通过退火形成镍锗合金薄膜作为器件的源极；其次在源极上沉积第一绝缘层薄膜、氮化铪薄膜和第二绝缘层薄膜；刻蚀第一绝缘层薄膜、氮化铪薄膜和第二绝缘层薄膜形成沟道孔洞，并氧化沟道孔洞内壁的氮化铪生成氧氮化铪或氧化铪，作为器件的栅绝缘层；在沟道孔洞中沉积非晶锗，并通过退火使锗结晶形成器件的沟道；最后在沟道上方沉积镍薄膜并退火形成镍锗合金作为器件的漏极。本发明采用先制备栅极堆垛再制备沟道的方法，充分降低了制备竖直结构器件过程中的工艺难度，降低了工艺成本，制得的器件具有驱动电流大、集成密度高等优势。
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公开(公告)号：CN106054054B
公开(公告)日：2018-01-12
申请号：CN201610502727.9
申请日：2016-06-27
Applicant: 浙江大学
IPC: G01R31/26
Abstract: 本发明公开了一种应用于半导体器件的皮秒级超快速电学特性测试的系统。该系统包括波形处理器、宽频带电压放大器、宽频带电压偏置器、宽频带拾捡三通装置、第一微波探针和第二微波探针。本发明的创新在于通过给电子器件施加皮秒级的脉冲序列波形，使电子器件处于类似CPU的真实工作环境中，测试出CPU中的电子器件在实际开关速度(100pS级别)下的电学特性。本发明系统可适用于以硅、锗、Ⅲ‑Ⅴ族化合物为载流子沟道的高性能平面晶体管，以及鳍式立体栅极、环栅(GAA)结构场效应晶体管的电学特性研究。
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公开(公告)号：CN107039282A
公开(公告)日：2017-08-11
申请号：CN201710198903.9
申请日：2017-03-29
Applicant: 浙江大学
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66636 , H01L29/66795 , H01L29/78 , H01L29/785
Abstract: 本发明公开了一种制备高性能半导体场效应晶体管器件的方法，该方法首先在半导体衬底上定义源极和漏极区域，对源极和漏极区域进行刻蚀，分别形成凹槽；通过常温或低温物理气相沉积在刻蚀好的凹槽中沉积半导体材料作为源极和漏极；其次通过激光退火使源极和漏极区域内沉积的半导体发生重结晶，形成源极和漏极p‑n结；最后沉积栅极绝缘层和金属栅极，形成半导体场效应晶体管器件。本发明方法通过常温/低温物理气相沉积技术，在半导体衬底刻蚀好的凹槽中沉积半导体材料作为源极和漏极，增大MOSFET器件中源漏p‑n结的掺杂浓度，减小源漏区域半导体沉积过程中的掺杂离子扩散。同时结合激光退火技术中激光脉冲时间极短的特点，抑制退火过程中掺杂离子的扩散。
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公开(公告)号：CN119781733A
公开(公告)日：2025-04-08
申请号：CN202411772568.5
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: G06F7/58
Abstract: 本发明提供一种基于电阻式随机存取存储器的真随机数发生器，属于信息安全技术领域。所述真随机数发生器包括：电阻式随机存取存储器、MOS晶体管、比较器以及寄存器；MOS晶体管的栅极通过电阻式随机存取存储器连接电压源信号，MOS晶体管的源极接地，MOS晶体管的漏极与比较器的正输入端连接，比较器的输出端连接寄存器的输入端。比较器的负输入端连接参考电平，该参考电平为MOS晶体管的漏极输出的电压信号的平均值。本发明的真随机数发生器，结合电阻式随机存取存储器自身的电信号随机特性以及MOS管的1/f噪声作为熵源信号，随机数生成速率高，面积小、能耗低，且与CMOS集成电路工艺兼容，易于在集成电路芯片中集成。
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公开(公告)号：CN119689196A
公开(公告)日：2025-03-25
申请号：CN202411772742.6
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: G01R31/26
Abstract: 本发明涉及半导体技术领域，提供一种半导体器件界面缺陷测试方法及系统。所述方法包括：在半导体器件的栅极施加带有上升沿和下降沿的脉冲电压信号，在上升沿阶段，界面缺陷捕获少数载流子，在捕获时间小于上升沿时间的时间段内，实时检测界面缺陷捕获少数载流子产生的衬底电流；在下降沿阶段，界面缺陷释放少数载流子，在释放时间小于下降沿时间的时间段内，实时检测界面缺陷释放的少数载流子与多数载流子发生复合产生的复合电流；根据实时检测的衬底电流以及复合电流，计算捕获时间小于上升沿时间且释放时间小于下降沿时间的界面缺陷密度。本发明通过调控上升沿和下降沿时间的数值，即可实现对指定偏压下不同时间常数的界面缺陷的精确表征。
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Patent Agency Ranking
公开(公告)号：CN119673773A
公开(公告)日：2025-03-21
申请号：CN202411703618.4
申请日：2024-11-26
Applicant: 浙江大学绍兴研究院
IPC: H01L21/48 , H01L23/367 , H01L23/373
Abstract: 本发明公开了基于相变材料和TTSV结构的脉冲芯片散热结构及制备方法，基于相变材料和TTSV结构的脉冲芯片散热结构的制备方法包括：在硅衬底上沉积SiO2硬掩模；通过光刻和刻蚀工艺去除SiO2硬掩模的特定区域，直至硅衬底表面形成预设的刻蚀窗口；通过刻蚀工艺，在刻蚀窗口中刻蚀裸露的硅衬底，从而形成四棱台形状的散热硅通孔；在散热硅通孔上依次沉积第一TiN阻挡层、VO2相变材料层、第二TiN阻挡层、Cu种子层和Cu填充层。本发明公开的基于相变材料和TTSV结构的脉冲芯片散热结构及制备方法，实现了脉冲式高能量密度芯片中的热量的高效耗散。
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公开(公告)号：CN119618422A
公开(公告)日：2025-03-14
申请号：CN202411703629.2
申请日：2024-11-26
Applicant: 浙江大学绍兴研究院
Abstract: 本发明公开了基于场效应晶体管的压力传感器件及其制造方法，基于场效应晶体管的压力传感器件包括SOI衬底，所述SOI衬底上方设置硅锗外延层，氧化浓缩形成SGOI衬底，在所述SGOI衬底上光刻出栅极，所述栅极两侧分别设有金属源端和金属漏端，所述金属源端和所述金属漏端上分别设置接触电极并接引线，从而分别作为源极和漏极，在所述SGOI衬底的背面刻蚀凹槽作为压力感应点。本发明公开的基于场效应晶体管的压力传感器件及其制造方法，在压力状态下，硅锗背面受到张应力，载流子迁移率改变导致源漏输出电流大小变化，具有反向初始应变的硅锗场效应晶体管能延缓应力释放，实现压力值定量标定的同时增大测量范围。
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公开(公告)号：CN119290959A
公开(公告)日：2025-01-10
申请号：CN202411811681.X
申请日：2024-12-10
Applicant: 浙江大学
Abstract: 本发明公开了一种用于测量阻性负载样品瞬态温度特性的方法及系统。该方法包括：保持光源常亮，通过将样品调整为不同温度并采集对应的灰度值，绘制样品不同材料对应区域的平均灰度值‑温度曲线图；选择不同平均灰度值‑温度曲线图的线性拟合斜率绝对值最大的材料，计算热反射校准系数；向待测样品施加低频周期性方波激励，用相机获取样品稳态温度变化；查找样品稳态温度变化最大的区域，标记为热点区域；调整光源强度使光电探测器处在线性动态范围内；向待测样品施加高频周期性方波激励，用光电探测器采集样品热点区域瞬态温度变化。本发明避免了光源因脉冲工作模式引入的测量误差，提高了瞬态温度特性测量的时间分辨率和测量准确性。
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公开(公告)号：CN118136678B
公开(公告)日：2024-07-05
申请号：CN202410553697.9
申请日：2024-05-07
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L29/78 , H01L29/10 , H01L29/423 , H01L21/28 , H01L21/336
Abstract: 本发明涉及半导体技术领域，提供一种双栅双沟道LDMOS器件及制造方法。所述LDMOS器件包括：衬底，形成于衬底上的掩埋层、漂移区、体区、源区和漏区，以及位于体区上表面的栅氧化层和第一栅极；体区与源区及漂移区相接，漂移区与源区及漏区相接，掩埋层位于漂移区的底部，掩埋层与器件本体外的第二栅极相连；体区与栅氧化层及第一栅极组成MOSFE结构，使得体区表面形成第一沟道；体区与漂移区、掩埋层及第二栅极组成JFET结构，使得漂移区表面形成第二沟道。本发明通过双导电沟道的方式，提高击穿电压同时降低器件的比导通电阻，该器件的结构简单，制造工艺复杂度较低且可与CMOS工艺集成。
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公开(公告)号：CN117936583A
公开(公告)日：2024-04-26
申请号：CN202311846630.6
申请日：2023-12-28
Applicant: 浙江大学杭州国际科创中心
IPC: H01L29/78 , H01L29/20 , H01L21/336
Abstract: 本发明公开了一种基于砷化镓的MOSFET及其制备方法，涉及半导体MOSFET制造领域。其中，在制备MOSFET中的源、漏优化包括：在制备源端和沟道的结时，采用与衬底砷化镓掺杂相反的杂质分凝肖特基结，以提高源端区域的载流子注入电流速度和浓度，进而提高器件的驱动电流。同时在制备漏端和沟道的结时，采用与衬底砷化镓掺杂相同的杂质分凝肖特基结，以减小漏端区域的电场强度，进而减小高速载流子对晶格的碰撞，减少热电子效应(HCI)，增强器件可靠性。本发明能够通过调节源、漏区域和沟道的肖特基结的势垒高度，有效提升宽禁带半导体衬底器件的驱动电流，同时提高其寿命和可靠性。
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