公开(公告)号：CN101542727A

公开(公告)日：2009-09-23

申请号：CN200780038564.2

申请日：2007-10-12

Applicant: 松下电器产业株式会社

Inventor： 三河巧 ,  高木刚 ,  川岛良男 ,  有田浩二

IPC: H01L27/10

CPC classification number: H01L27/101 ,  H01L27/2463 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/124 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1625 ,  H01L45/1683

Abstract: 本发明提供非易失性存储元件阵列及其制造方法。在半导体芯片的基板(26)上形成有下部电极(22)，下部电极(22)的上部被第一层间绝缘膜(27)覆盖。在该下部电极(22)上构成有贯通第一层间绝缘膜(27)而形成的第一接触孔(28)，构成可变电阻膜(24)的低电阻层(29)被埋入第一接触孔(28)中。进一步，在第一层间绝缘膜(27)和低电阻层(29)之上形成有高电阻层(30)，可变电阻膜(24)构成为包括各一层该高电阻层(30)和低电阻层(29)的多层的电阻层。进一步，构成存储部(25)的低电阻层(29)至少与邻接的存储部(25)分离。

公开(公告)号：CN101501850A

公开(公告)日：2009-08-05

申请号：CN200780029607.0

申请日：2007-09-21

Applicant: 松下电器产业株式会社

Inventor： 高木刚 ,  三河巧

IPC: H01L27/10

CPC classification number: H01L45/04 ,  H01L27/101 ,  H01L27/2409 ,  H01L27/2418 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/146 ,  H01L45/1683

Abstract: 本发明的非易失性存储元件(20)包括：在衬底(10)之上形成的、可变电阻膜(11)被下部电极(12)和上部电极(13)所夹的电阻变化元件(14)；和与该电阻变化元件(14)在层叠方向上串联连接、绝缘层(15)或者半导体层(15)被下部的第一电极(16)和上部的第二电极(17)所夹的二极管(18)而构成。并且，可变电阻膜(11)被埋入在下部电极(12)上形成的第一接触孔(21)。并且，呈二极管(18)的绝缘层(15)或者半导体层(15)与第一电极(16)接触的第一面积(22)比可变电阻膜(11)与上部电极(13)接触的第二面积(23)和可变电阻膜(11)与下部电极(12)接触的第三面积(24)的至少一方大的结构。

公开(公告)号：CN1255878C

公开(公告)日：2006-05-10

申请号：CN02802677.2

申请日：2002-03-27

Applicant: 松下电器产业株式会社

Inventor： 高木刚 ,  井上彰

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/786 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/8234 ,  H01L27/088

CPC classification number: H01L29/802 ,  H01L21/823807 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/78687

Abstract: Si层(15)中源极区域(19)与漏极区域(20)之间的区域构成为包含高浓度N型杂质的Si基体区域(21)。Si层(16)和SiGe层(17)任一在生长(as-grown)状态下都构成为不掺杂N型杂质的非掺杂层，Si层(16)和SiGe层(17)中源极区域(19)与漏极区域(20)之间的区域分别构成为包含低浓度N型杂质的Si缓冲区域(22)、和包含低浓度N型杂质的SiGe沟道区域(23)。Si膜(18)中位于栅极绝缘膜(12)正下方的区域构成为导入P型杂质(5×1017atoms·cm-3)的Si盖区域(24)。从而，可得到抑制阈值电压增大的半导体装置。

公开(公告)号：CN1695254A

公开(公告)日：2005-11-09

申请号：CN03808462.7

申请日：2003-04-16

Applicant: 松下电器产业株式会社

Inventor： 高木刚

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/49 ,  H01L21/28

CPC classification number: H01L29/4983 ,  H01L21/2807 ,  H01L21/28105 ,  H01L21/28114 ,  H01L21/28247 ,  H01L21/32105 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823864 ,  H01L29/1054 ,  H01L29/7836 ,  H01L29/802

Abstract: 本发明涉及一种半导体装置的制造方法，其包括：在半导体基板10上隔着栅极绝缘膜11形成下部栅电极膜的工序；在下部栅电极膜上形成由比下部栅电极膜氧化速度慢的材料构成的上部栅电极膜的工序；对上部栅电极膜及下部栅电极膜进行图案化处理、形成具有下部栅电极12a及上部栅电极12b的栅电极12的工序；向半导体基板10中导入杂质、形成源－漏极区域15的工序；对下部栅电极12a及上部栅电极12b的侧面进行氧化、形成下部栅电极12a侧方的栅极长方向的厚度比上部栅电极12b的侧方的栅极长方向的厚度大的氧化膜侧壁13的工序。

公开(公告)号：CN1466779A

公开(公告)日：2004-01-07

申请号：CN02802677.2

申请日：2002-03-27

Applicant: 松下电器产业株式会社

Inventor： 高木刚 ,  井上彰

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/786 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/8234 ,  H01L27/088

CPC classification number: H01L29/802 ,  H01L21/823807 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/78687

Abstract: Si层15中源极区域19与漏极区域20之间的区域构成为包含高浓度N型杂质的Si基体区域21。Si层16和SiGe层17任一在生长(as－grown)状态下都构成为不掺杂N型杂质的非掺杂层，Si层16和SiGe层17中源极区域19与漏极区域20之间的区域分别构成为包含低浓度N型杂质的Si缓冲区域22、和包含低浓度N型杂质的SiGe沟道区域23。Si膜18中位于栅极绝缘膜12正下方的区域构成为导入P型杂质(5×1017atoms·cm－3)的Si间隙区域24。从而，可得到抑制阈值电压增大的半导体装置。

公开(公告)号：CN1395316A

公开(公告)日：2003-02-05

申请号：CN02125172.X

申请日：2002-06-28

Applicant: 松下电器产业株式会社

Inventor： 高木刚

IPC: H01L29/78 ,  H01L29/778

CPC classification number: H01L29/66651 ,  H01L21/76264 ,  H01L21/76283 ,  H01L29/41725 ,  H01L29/458 ,  H01L29/665 ,  H01L29/783 ,  H01L29/78615 ,  H01L29/78618 ,  H01L29/78639

Abstract: 一种半导体器件及其制造方法，该半导体器件包括：硅衬底、在硅衬底上形成的由二氧化硅制成的隔离元件用绝缘薄膜、在硅衬底上形成的硅层、在硅层上形成的栅氧化薄膜、在栅氧化薄膜上形成的栅电极、在栅电极的侧面上形成的侧壁、在栅电极上形成的栅硅化物膜、位于栅电极的两侧形成的含有一部分硅层的源漏区域、在源漏区域上形成的硅化物薄膜。因为源漏区域重叠设置在层间绝缘薄膜上，可减小器件及元件面积。这样，在可能高速操作的同时亦可能高集成化。

公开(公告)号：CN1369918A

公开(公告)日：2002-09-18

申请号：CN02103173.8

申请日：2002-02-05

Applicant: 松下电器产业株式会社

Inventor： 大西照人 ,  高木刚 ,  浅井明 ,  藤井泰三 ,  杉浦三津夫 ,  南善久

IPC: H01L29/93 ,  H01L27/04 ,  H01L21/82

CPC classification number: H01L29/93 ,  H01L27/0664 ,  H01L27/0808

Abstract: 本发明提供一种包含电容量变化范围大的变容元件的半导体装置及其制造方法。变容元件VAR具备:含可变电容区域56a的N+层56、在N+层56上由外延生长形成的由SiGe膜和Si膜组成的P+层61、以及P型电极62。NPN－HBT具备:与变容元件VAR的N+层56同时形成的集电极扩散层57、集电极层59、与变容元件的P+层21同时外延生长形成的Si/SiGe层79。因为在变容元件VAR的PN结部形成的耗尽层的延伸范围能够确保达到N+层56全部、就能抑制电容变化范围的低下。

公开(公告)号：CN1344033A

公开(公告)日：2002-04-10

申请号：CN01123693.0

申请日：2001-09-11

Applicant: 松下电器产业株式会社

Inventor： 丰田健治 ,  幸康一郎 ,  高木刚 ,  大西照人 ,  久保实

IPC: H01L29/80 ,  H01L29/739 ,  H01L29/737

CPC classification number: H01L29/7378

Abstract: 提供一种在实现低驱动电压化的同时,可以抑制发射极、基极之间的再结合电流的减少、提高电流放大倍率等特性的异质结场效应晶体管。在Si基板10上积层Si集电极埋入层11、C含有率高的SiGeC层构成的第1基极区域12、C含有率低的SiGeC层或者SiGe层构成的第2基极区域13、包含发射极区域14a的Si空隙层14。第2基极区域的至少发射极区域侧端部,C含有率不到0.8%。因此,在发射极、基极结合部的耗尽层中,可以抑制由C引起的再结合中心的形成,维持低驱动电压性,通过降低再结合电流,实现对电流放大倍率等电特性的改善。

公开(公告)号：CN102077348B

公开(公告)日：2014-04-30

申请号：CN201080001974.1

申请日：2010-04-22

Applicant: 松下电器产业株式会社

Inventor： 魏志强 ,  高木刚 ,  饭岛光辉

IPC: H01L27/10 ,  G11C13/00 ,  H01L45/00 ,  H01L49/00

CPC classification number: H01L27/101 ,  G11C13/0002 ,  G11C2213/72 ,  H01L27/24

Abstract: 本发明提供非易失性存储元件和具备该非易失性存储元件的半导体存储装置。该非易失性存储装置即使在某个非易失性存储元件产生不良的情况下，也能够有效防止对于与不良的非易失性存储元件同一行或同一列的其他非易失性存储元件无法进行写入、读出。该非易失性存储元件，包括：具有非线性的电流-电压特性的电流控制元件(112)；基于施加的电压脉冲在低电阻状态和电阻值比低电阻状态高的高电阻状态之间可逆地转换的电阻变化元件(105)；和熔断器(103)。电流控制元件(112)、电阻变化元件(105)和熔断器(103)串联连接。熔断器(103)在电流控制元件(112)实质上成为短路状态时断开。

公开(公告)号：CN102047423B

公开(公告)日：2013-11-20

申请号：CN201080001686.6

申请日：2010-04-23

Applicant: 松下电器产业株式会社

Inventor： 片山幸治 ,  高木刚

IPC: H01L27/10 ,  G11C13/00 ,  H01L45/00 ,  H01L49/00

CPC classification number: G11C13/003 ,  G11C13/0007 ,  G11C2213/15 ,  G11C2213/32 ,  G11C2213/34 ,  G11C2213/56 ,  G11C2213/76 ,  G11C2213/79 ,  H01L27/2409 ,  H01L27/2436 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1625 ,  H01L45/1683

Abstract: 本发明提供一种动作偏差较小、而且能够实现稳定动作的非易失性存储元件及非易失性存储装置。该非易失性的存储元件具有：第1电极(102)；第2电极(106)；电阻变化层(105)，介于这两个电极(102和106)之间而形成，而且与两个电极(102和106)连接，根据施加到两个电极(102和106)之间的电压的极性，可逆地在高电阻状态和低电阻状态之间转变；固定电阻层(104)，介于两个电极(102和106)之间而形成，而且与电阻变化层(105)的至少一部分并联地电连接，其电阻值在电阻变化层(105)为高电阻状态时的电阻值的0.1倍～10倍的范围内。