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公开(公告)号：CN118051205A
公开(公告)日：2024-05-17
申请号：CN202410182596.5
申请日：2024-02-19
Applicant: 上海奎芯集成电路设计有限公司
IPC: G06F7/58 , G06F12/0877
Abstract: 本发明提供一种伪随机二进制序列并行生成方法和装置，通过加载扰码初始值和待生成伪随机二进制序列码型以及待生成伪随机二进制序列码型的码型配置，并基于所述扰码初始值以及所述待生成伪随机二进制序列码型的码型配置，利用重新映射组件循环进行迭代映射，直至得到预设位宽的伪随机二进制序列；在当前接收时机到达时，基于输出比特选择器输出所述预设位宽的伪随机二进制序列，或者基于位宽转换电路将所述输出比特选择器传递的所述预设位宽的伪随机二进制序列转换成预设并行度比特数后进行输出，从而可以支持任意码型的配置以及任意并行度的输出，且对时钟要求低，同时保证整个实现电路面积小、效率高、功耗低以及配置灵活。
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公开(公告)号：CN118051185A
公开(公告)日：2024-05-17
申请号：CN202410224774.6
申请日：2024-02-28
Applicant: 上海奎芯集成电路设计有限公司 , 合肥奎芯集成电路设计有限公司
Abstract: 本发明提供一种基于FIFO缓存的数据读取训练方法及装置，通过确定较迟的初始读FIFO操作时机，首先基于初始的读FIFO操作时机，对数据采样时钟信号和数据信号进行粗对齐，然后循环减少读FIFO操作时机，并基于当前的读FIFO操作时机以及数据采样时钟信号或数据信号的粗对齐延时进行数据读操作，直至当前的数据读操作结果达到预设训练目标，得到目标读FIFO操作时机，最后基于目标读FIFO操作时机，对数据采样时钟信号和数据信号进行精确对齐，得到数据采样时钟信号或数据信号的目标对齐延时，此过程的时间复杂度为O(m)，可见整个数据读取训练方案的总复杂度为O(m+n)，显著提高了数据读取训练的训练效率。
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公开(公告)号：CN118018418A
公开(公告)日：2024-05-10
申请号：CN202410211149.8
申请日：2024-02-26
Applicant: 上海奎芯集成电路设计有限公司 , 合肥奎芯集成电路设计有限公司
IPC: H04L41/0896 , H04L41/0897
Abstract: 本申请实施例提供了一种高速串行接口中适配层带宽配置方法及系统。该方法包括：基于适配层的各协议栈对应的各子协议栈的虚拟状态机的状态，获取各协议栈的状态机的状态；基于各协议栈的状态机的状态获取适配层的目标状态，并基于适配层的目标状态进行状态切换；在完成状态切换后进行数据发送时，通过适配层基于预设带宽配置模式向各子协议栈发送反压信号，为各协议栈或子协议栈进行适配层带宽配置。该方案适用于适配层对接多个协议栈且各协议栈对接多个子协议栈的场景，且能够按预设带宽配置模式为各协议栈或子协议栈进行带宽配置。
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公开(公告)号：CN118018036A
公开(公告)日：2024-05-10
申请号：CN202410212147.0
申请日：2024-02-27
Applicant: 上海奎芯集成电路设计有限公司 , 合肥奎芯集成电路设计有限公司
Abstract: 本申请实施例提供了一种双模式串并转换电路和串并信号转换方法，首先通过第一信号生成电路、第二生成信号电路和第三信号生成电路中的逻辑运算Q1！&(EN&Q3！)！和(Q2&Q1！)+(Q2！&Q1)，结合第一D触发器、第二D触发器和第三D触发器，以及使能信号的高低电平控制实现对参考始终信号的四分频和五分频，然后通过第二延迟信号生成电路中的逻辑运算Q2！&EN结合第四D触发器对五分频信号进行1/2延迟，再通过分频信号组合电路中的逻辑运算Q2！+Q2X进行分频信号组合，最后通过高速移位电路和第三移位电路进行两次移位处理，实现在EN为高电平时将待转换信号转换为五路并行信号，在EN为低电平时将待转换信号转换为四路并行信号。减少了数据传输电路的结构复杂性，节约了电路成本和面积。
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公开(公告)号：CN117991867A
公开(公告)日：2024-05-07
申请号：CN202410384209.6
申请日：2024-04-01
Applicant: 合肥奎芯集成电路设计有限公司 , 上海奎芯集成电路设计有限公司
Abstract: 本申请提供一种ONFI物理层的通路时钟控制电路，属于高速互连技术领域，所述电路包括：命令信号并转串FIFO、数据信号并转串FIFO和通路时钟控制子电路；通路时钟控制子电路用于基于初始复位信号生成写复位信号，基于初始复位信号和写复位信号对初始读时钟信号进行处理得到分频读时钟信号和高速读时钟信号；高速读时钟信号的频率是分频读时钟信号的2倍；命令信号并转串FIFO用于基于初始写时钟信号、写复位信号和分频读时钟信号实现命令信号传输；数据信号并转串FIFO用于基于初始写时钟信号、写复位信号和高速读时钟信号实现数据信号传输，能有效降低ONFI PHY的工作功耗。
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Patent Agency Ranking
公开(公告)号：CN117976011A
公开(公告)日：2024-05-03
申请号：CN202410181917.X
申请日：2024-02-18
Applicant: 上海奎芯集成电路设计有限公司
IPC: G11C11/4078 , G11C11/4096
Abstract: 本申请提供一种通用的数据选通信号的门控信号训练方法和装置，属于存储器技术领域，所述方法包括：基于当前颗粒的读突发长度向颗粒发送读指令；基于首个读指令的发送时刻及预置读延迟确定数据选通信号门控信号上升沿的预期位置，基于数据选通信号偏差补偿量确定数据选通信号门控信号上升沿的初始位置；利用数据选通信号门控信号上升沿采样数据选通信号并基于对应采样值将数据选通信号门控信号上升沿调至第一位置；基于预设左移调节量减小数据选通信号门控信号延迟量，并在数据选通信号采样值序列中出现目标采样值子序列时将数据选通信号门控信号延迟1UI以得到数据选通信号门控信号的理想位置，能适配不同类型DRAM，避免高阻状态的影响。
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公开(公告)号：CN117953949A
公开(公告)日：2024-04-30
申请号：CN202410187765.4
申请日：2024-02-20
Applicant: 上海奎芯集成电路设计有限公司 , 合肥奎芯集成电路设计有限公司
Abstract: 本发明提供一种存储器系统及存储器PHY的校准方法，属于存储器技术领域，本发明的存储器系统，通过利用存储芯片内设置的片上终端电阻，存储器PHY在接收到第二校准命令后启动第一ZQ校准电路，第一ZQ校准电路从片上终端电阻获取目标阻值，并在存储器PHY内映射目标阻值来进行存储器PHY校准，可以节省存储器PHY校准时所需的片外电阻，可以节省出引脚，降低了大规模量产时的封装成本，并提高了芯片的面积利用率。
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公开(公告)号：CN117827724A
公开(公告)日：2024-04-05
申请号：CN202410012184.7
申请日：2024-01-03
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本发明提供一种数模混合均衡接收机电路，处于模拟域的第一/第二高速输入缓冲器在完成信号比较的功能同时具有线性均衡的效果来补偿信道引入的码间串扰；通过第一/第二单比特延迟链可解决数据与时钟之间的skew偏差；第一/第二D触发器模块及并行数据输出电路用于将模拟域信号转换至数字域信号，并完成时钟采样、解串和降速功能，同时配合数字域的数字滤波器及选择器阵列及数字校准模块来一起完成判决反馈均衡进一步补偿信道带来的衰减，改善了信号的眼图质量，同时关键时序路径的反馈在低速数字域完成，解决了关键时序收敛困难的问题。
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公开(公告)号：CN117081581B
公开(公告)日：2024-03-22
申请号：CN202311050007.X
申请日：2023-08-18
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本发明提供一种同步九分频电路和九分频信号生成方法，首先通过F1＝(P1！)&(P4！)，F2＝(P1&(P2！))+((P1！)&P2)，F3＝((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))和F4＝P1&P2&P3四个表达式的运算，再结合四个触发器，实现了P4P3P2P1的九位循环状态转换，然后利用1个触发器对P3信号进行位移和简单的逻辑运算实现50％占空比的九分频器，能在仅使用五个触发器的情况下实现占空比为50％的同步九分频电路，相比其他相同分频比的电路能节约4‑5个触发器，且触发器结构相对较简单，在集成电路中能够有效的节约芯片面积和成本。
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公开(公告)号：CN117708008A
公开(公告)日：2024-03-15
申请号：CN202311619726.9
申请日：2023-11-29
Applicant: 上海奎芯集成电路设计有限公司 , 合肥奎芯集成电路设计有限公司
IPC: G06F13/366 , G06F13/372 , G06F13/40
Abstract: 本发明提供一种基于计数器的轮询仲裁方法及装置，属于集成电路技术领域，本发明的基于计数器的轮询仲裁方法，通过设置计数器，并通过不同的计数器的数值关联对应多个主机的访问请求信号的优先级排序，并在当前主机的通道在当前轮询下有效的情况下更新计数器的值，既实现了多个主机的访问请求信号的优先级的配置，同时还能不断更新计数器的数值，使得每个周期下多个主机的访问请求信号的优先级排序会进行变更，可以保障每个请求之间的公平性，且使得所有请求都能得到授权响应。
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