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公开(公告)号：CN102473458B
公开(公告)日：2014-11-05
申请号：CN201180002631.1
申请日：2011-06-02
Applicant: 松下电器产业株式会社
CPC classification number: H01L27/101 , G11C13/0007 , G11C13/0023 , G11C13/003 , G11C13/0069 , G11C2013/0073 , G11C2213/71 , G11C2213/76 , H01L27/0688 , H01L27/2418 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供用以使各层的特性达到稳定的方式而形成于同一方向的存储器单元构成的多层的交叉点型电阻变化非易失性存储装置。存储器单元(51)形成于形成多层的X方向的位线(53)与Y方向的字线(52)的各交点位置。在对沿Z方向对齐的每个位线组、沿Y方向排列了字线共用的多个垂直阵列面的多层交叉点构造中，共同连接的偶数层的位线通过偶数层位线选择开关元件(57)、而共同连接的奇数层的位线通过奇数层位线选择开关元件(58)来切换控制与全局位线(56)的电连接/不连接。在偶数层位线选择开关(57)以及奇数层位线选择开关元件(58)与全局位线(56)之间构成有将P型电流限制元件(91)和N型电流限制元件(90)并联连接得到的双向电流限制电路(920)。
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公开(公告)号：CN102804278B
公开(公告)日：2014-10-01
申请号：CN201180014829.1
申请日：2011-03-28
Applicant: 松下电器产业株式会社
CPC classification number: G11C13/0007 , G11C13/0069 , G11C2013/0073 , G11C2013/0083 , G11C2213/32 , G11C2213/79 , H01L27/101 , H01L27/2436 , H01L45/08 , H01L45/1233 , H01L45/146 , H01L45/16
Abstract: 本发明提供一种电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置，与以往相比能够降低塑造电压且能够回避塑造电压在每个电阻变化元件中的偏差。该塑造方法是电阻变化元件(100)初始化的塑造方法，包括：判断1T1R型存储器单元电流是否大于基准电流的步骤(S24)；在判断为并不大的情况下(S24中“否”)，施加脉冲宽度(Tp(n))上升的塑造用正电压脉冲的步骤(S22)；以及施加具有脉冲宽度(Tp(n))以下的脉冲宽度(Tn)的负电压脉冲的步骤(S23)，重复步骤(S24)、施加步骤(S22)及施加步骤(S23)，直到塑造完成为止。
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公开(公告)号：CN102822901B
公开(公告)日：2014-09-24
申请号：CN201280000807.4
申请日：2012-03-22
Applicant: 松下电器产业株式会社
IPC: G11C13/00
Abstract: 本发明的电阻变化型非易失性存储元件的写入方法是通过对包括电阻变化元件的存储器单元施加电压脉冲而使电阻变化元件根据所施加的电压脉冲的极性在第1电阻状态与第2电阻状态之间可逆地变化的写入方法，包括第1电阻状态化步骤，该第1电阻状态化步骤包括：在使电阻变化元件从第2电阻状态向第1电阻状态变化时，对电阻变化元件施加电压绝对值比第2电压脉冲(VL)小且极性不同于第1电压脉冲(VH)的第1电阻化预电压脉冲(VLpr)的第1步骤；以及之后施加第1电压脉冲(VH)的第2步骤。
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公开(公告)号：CN102640287B
公开(公告)日：2014-09-17
申请号：CN201180004725.2
申请日：2011-11-24
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , G11C13/00 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C13/0007 , G11C13/0026 , G11C13/004 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2436 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供一种能够以最小间隔来对存储单元阵列的位线和字线进行布线的非易失性存储装置。该非易失性存储装置中，基本阵列面（0～3）分别具有仅将该基本阵列面内的偶数层的位线相互连接的第1通孔群（121～124）、和仅将该基本阵列面内的奇数层的位线相互连接的第2通孔群（131～134），第1基本阵列面内的第1通孔群与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接，在将第1基本阵列面的第1通孔群与和第1基本阵列面有关的第1全局线连接时，将第2基本阵列面的第1通孔群与电位被固定了的非选择位线用全局位线（GBL_NS）连接。
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公开(公告)号：CN102511079B
公开(公告)日：2014-08-27
申请号：CN201180003847.X
申请日：2011-08-10
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , G11C13/00 , H01L27/10 , H01L45/00
CPC classification number: H01L27/101 , G11C13/004 , G11C2213/71 , G11C2213/72 , H01L27/0688 , H01L27/2409 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 提供一种在读出电路的设计中不用设置余量、而能够以最小间隔来对存储单元阵列的位线和字线进行布线的非易失性存储装置。多个基本阵列面的每一个基本阵列面具有仅将该基本阵列面内的偶数层的位线相互连接的第1通孔群、与仅将该基本阵列面内的奇数层的位线相互连接的第2通孔群，第1基本阵列面内的第1通孔群与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接，在将第1基本阵列面的第1通孔群与第1基本阵列面的第1全局线连接时，将第2基本阵列面的第2通孔群从第2基本阵列面的第2全局线切断。
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Patent Agency Ranking
公开(公告)号：CN102667947B
公开(公告)日：2014-07-23
申请号：CN201180004630.0
申请日：2011-09-28
Applicant: 松下电器产业株式会社
IPC: G11C13/00 , H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C13/0007 , G11C13/0064 , G11C13/0069 , G11C2013/0073 , G11C2013/0083 , G11C2213/32 , G11C2213/72 , G11C2213/79 , H01L27/2409 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 在具有第1电极、第2电极、以及由所述第1电极和所述第2电极夹着的过渡金属氧化物层的电阻变化型非易失性存储元件处于初始状态时，在第1电极与第2电极之间施加第1形成用电压，直到发生变化为在高电阻状态与低电阻状态之间能够可逆地转变的第1动作可能状态的第1形成为止，在所述第1电极与所述第2电极之间施加第2形成用电压，直到发生变化为能够转变为与在第1形成后的所述第1动作可能状态的低电阻状态的电阻值相比电阻值更低的低电阻状态的第2动作可能状态的第2形成为止，从而进行电阻变化型非易失性存储元件的形成。
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公开(公告)号：CN103339682A
公开(公告)日：2013-10-02
申请号：CN201280007370.7
申请日：2012-11-13
Applicant: 松下电器产业株式会社
IPC: G11C13/00
CPC classification number: G11C13/004 , G11C13/00 , G11C13/0002 , G11C13/0007 , G11C13/0038
Abstract: 读出放大器电路(7)具有潜行电流补偿用负载电流供给部(8)，对由列选择电路(6)所选择的位线(4)选择性地切换电流量不同的负载电流并供给，在流入列选择电路(6)所选择的位线(4)的电流量比标准电流量多的情况下，输出‘L’电平，在比标准电流量少的情况下，输出‘H’电平。控制电路(18)在选择了规定的存储器单元(2)的状态下，在对规定的存储器单元(2)施加成形之前，按照如下方式控制写入电路(15)：将负载电流的电流量调整为使读出放大器电路(7)的输出为‘H’电平的规定的电流量之后，供给规定的电流量的负载电流，并且对规定的存储器单元(2)施加成形脉冲直到读出放大器电路(7)的输出变为‘L’电平为止。
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公开(公告)号：CN103282965A
公开(公告)日：2013-09-04
申请号：CN201280004338.3
申请日：2012-11-15
Applicant: 松下电器产业株式会社
IPC: G11C13/00
CPC classification number: G11C13/003 , G11C13/00 , G11C13/0007 , G11C2213/71 , G11C2213/72 , H01L27/101 , H01L27/2409 , H01L27/2481 , H01L45/08 , H01L45/1233 , H01L45/146
Abstract: 一种电阻变化型非易失性存储装置，具有：多层位线（BL）；在多层位线（BL）的层间分别形成的多层字线（WL）；存储单元阵列，具有在多层位线（BL）与多层字线（WL）的交点上分别形成的多个存储单元（MC），由多个基本阵列面构成；与多个基本阵列面分别对应设置的全局位线（GBL）；与多个基本阵列面分别对应设置的第1选择开关元件以及第2选择开关元件的组；在不同的基本阵列面间，连续访问与相同字线连接的存储单元，不改变向字线以及位线施加的电压，以使流过存储单元的电流的朝向相同的方式选择存储单元。
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公开(公告)号：CN103229244A
公开(公告)日：2013-07-31
申请号：CN201280003856.3
申请日：2012-11-26
Applicant: 松下电器产业株式会社
IPC: G11C13/00
CPC classification number: G11C13/0069 , G11C13/00 , G11C13/0002 , G11C13/0007 , G11C13/0023 , G11C2213/71 , G11C2213/72 , G11C2213/79
Abstract: 本发明提供一种在用于写入速度改善的多比特同时写入中，实现减少存储单元的位置的偏差的写入的电阻变化型非易失性存储装置。该电阻变化型非易失性存储装置具有：多个位线、多个字线、多个存储单元、第一写入电路（例如，写入电路（60-0））、第二写入电路（例如，写入电路（60-k-1））、第一选择电路（例如，选择电路（S0_0））、第二选择电路（例如，选择电路（S0_k-1））、以及第一字线驱动电路（字线驱动电路（40-1））；其中，构成第一选择电路（例如，构成选择电路（S0_0）的NMOS晶体管（TS0_0_0～TS0_0_m-1））导通电阻值比第二选择电路（例如，构成选择电路（S0_k-1）的NMOS晶体管（TS0_k-1_0～TS0_k-1_m-1））的导通电阻值大。
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公开(公告)号：CN103052990A
公开(公告)日：2013-04-17
申请号：CN201280001342.4
申请日：2012-07-04
Applicant: 松下电器产业株式会社
CPC classification number: G11C13/0021 , G11C13/0007 , G11C13/0069 , G11C29/50008 , G11C29/76 , G11C2213/32 , G11C2213/56 , G11C2213/71 , G11C2213/72
Abstract: 提供一种能够进行稳定的动作的可靠性高的电阻变化型非易失性存储装置及电阻变化型非易失性存储装置的驱动方法。电阻变化型非易失性存储装置（200）具备存储单元阵列（202）、存储单元选择电路（203、204）、写入电路（205）和读取电路（206），写入电路（205）对配置在与不良存储单元相同的位线及字线上的至少某个上的不良存储单元以外的其他存储单元施加第2高电阻化脉冲，以使其他存储单元的电阻变化元件（30）成为第2高电阻状态，该第2高电阻状态表现出比第1低电阻状态的电阻值大的电阻值。
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